曹羽歐，李章全

（1.上海交通大學(xué)微電子學(xué)院，上海 200240；2. 中芯國際集成電路制造（上海）有限公司，上海 201203）

1 引言

鎖相環(huán)在集成電路中有非常廣泛的應(yīng)用，如時(shí)鐘發(fā)生器、頻率綜合等。傳統(tǒng)鎖相環(huán)需要一個固定的電荷泵電流、線性的VCO增益，這些都制約了鎖相環(huán)在低功耗、低電壓下的設(shè)計(jì)，本文提出的自偏置鎖相環(huán)采用自適應(yīng)環(huán)路的方法，降低了電路對PVT的要求，同時(shí)可以獲得更大范圍的鎖定頻率。本文描述的自偏置鎖相環(huán)達(dá)到從500 MHz到1500 MHz的鎖定范圍。測試均方抖動為3.8 ps, 峰-峰值抖動25 ps。表現(xiàn)出非常好的噪聲性能。

2 鎖相環(huán)的基本架構(gòu)

如圖1，鎖相環(huán)主要是由鑒頻鑒相器（PFD)、電荷泵（Charge Pump）、環(huán)路低通濾波器（LPF）、壓控振蕩器（VCO）和環(huán)路除法器（Loop Divider）組成。由于電荷泵的充放電需要一個穩(wěn)定精準(zhǔn)的電流，鎖相環(huán)一般還需要一個較高精度的電流源。其中FOUT是輸出頻率，F(xiàn)IN是輸入頻率，M是環(huán)路除法器的值，當(dāng)確定輸入頻率FIN時(shí)，輸出頻率為輸入頻率與環(huán)路除法器M的取值的乘積，公式為FOUT=FIN×M。

圖1 鎖相環(huán)基本結(jié)構(gòu)

3 鎖相環(huán)的線性模型與環(huán)路穩(wěn)定性

鎖相環(huán)的線性模型如圖2，將鎖相環(huán)反饋通路在PFD與環(huán)路除法器之間打開，可以得到鎖相環(huán)的開環(huán)傳輸函數(shù)：

其中IP是電荷泵的電流，RP、CP是環(huán)路濾波器的電阻、電容值KOSC是壓控振蕩器的增益。給出閉環(huán)傳輸函數(shù)：

根據(jù)二階控制系統(tǒng)函數(shù)，得到帶寬與阻尼系數(shù)表達(dá)式如下：

ωN、ξ不僅受到RP、CP、IP、KOSC（PVT）的影響，同時(shí)受到環(huán)路除法器的取值M的影響，這些值的變化都會影響到鎖相環(huán)的穩(wěn)定性和抖動性能。

圖2 鎖相環(huán)線性模型

4 自偏置鎖相環(huán)的設(shè)計(jì)架構(gòu)圖

與傳統(tǒng)鎖相環(huán)一樣，ωN/ωREF＜1/1 0且damping＞0.707是保證鎖相環(huán)穩(wěn)定性的基礎(chǔ)。本文采用了對稱性負(fù)載型VCO結(jié)構(gòu)，如圖4。為了消除環(huán)路除法器取值對穩(wěn)定性的影響，我們利用VCO的偏置電流作為電荷泵的電流源，同時(shí)將VCO的偏置電流作為低通濾波器的電流源，圖3中的兩個電荷泵分別給電容CP和電阻充電。其中對電容CP充電的電荷泵需要引入M作為因子，但是對電阻充電的電荷泵則不需要，給出電荷泵充電電流：

根據(jù)圖3可計(jì)算自偏置鎖相環(huán)的開環(huán)傳輸函數(shù)如下：

閉環(huán)傳輸函數(shù)：

圖3 自偏置鎖相環(huán)的架構(gòu)圖

圖4為壓控振蕩器的基本延遲單元，對稱性負(fù)載型VCO結(jié)構(gòu)，根據(jù)這種結(jié)構(gòu)，得到輸出頻率的公式：

F是輸出頻率，n是VCO的級數(shù)，t是每級延遲單元的延遲時(shí)間，k是工藝參數(shù)，ID是每級延遲單元消耗的電流，VT是閾值電壓，VCTRL是控制電壓，CB是VCO寄生電容的總和。對輸出頻率求導(dǎo)得到VCO的增益：

將VCO增益表達(dá)式與輸出頻率表達(dá)式代入閉環(huán)傳輸函數(shù)得到ωN/ωREF、ξ的公式如下：

由ωN/ωREF、ξ的表達(dá)式看出，它們的取值只和CP與CB的比值相關(guān)，與RP、CP、IP、KOSC（PVT）和M取值相關(guān)的量都可以用相應(yīng)的參數(shù)抵消。這樣，鎖相環(huán)的ωN/ωREF、ξ就可以維持一個常數(shù)，不再有穩(wěn)定性隨電壓、溫度、工藝參數(shù)變化的問題，圖5是鎖相環(huán)的整體版圖布局，圖6是在1.5 GHz頻率下測試得出的抖動。

圖4 壓控振蕩器的基本延遲單元

5 結(jié)論

本文給出了在低電壓、深亞微米工藝、較大頻率范圍實(shí)現(xiàn)低抖動以及好的相位噪聲鎖相環(huán)的一個實(shí)例，利用自偏置的理論，有效地?cái)U(kuò)大了壓控振蕩器的等效線性范圍，通過環(huán)路內(nèi)部各模塊間的偏置電流相互作用，使環(huán)路特性不依賴于電壓、溫度以及工藝參數(shù)的變化，使得整個環(huán)路更加穩(wěn)定。經(jīng)過后提取參數(shù)仿真，電路可以工作在500 MHz到1.6 GHz。芯片面積為280 μm×260 μm。表1是鎖相環(huán)性能一覽表。

圖5 鎖相環(huán)版圖

表1 鎖相環(huán)性能一覽表

[1] Keliu Shu. CMOS PLL Synthesizers: Analysis and Design[M]. 北京：科學(xué)出版社，2007.

[2] Behzad Razavi著，陳貴燦等譯. Design of analog CMOS integrated[M].西安：西安交通大學(xué)出版社，2003.

[3] John G Maneatis. Low-jitter process-independent DLL and PLL Based on Self-Biased Techniques[J]. IEEE J. Solid-State Circuits, 1996,31(11).

[4] John G Maneatis. Self-Biased High-Bandwidth Low-jitter 1-to-4096 Multiplier Clock Generator PLL[J]. IEEE J Solid-State Circuit,2003,38(11).