閆靜純，李 濤，蘇浩航

(北京空間機(jī)電研究所，北京100076)

隨著器件工藝和封裝集成技術(shù)的發(fā)展，更多功能的模擬和數(shù)字電路制作或集成到單個芯片中。從芯片的集成度［1］和工作頻率發(fā)展趨勢上看，①芯片的工作電流在不斷增加，功耗也在相應(yīng)的增加。②芯片主時鐘頻率越來越快，從而要求邊沿切換時間越來越短。③芯片的工作電壓卻不斷減小，電壓噪聲容限也隨之減小。因此，當(dāng)大量高速開關(guān)器件同時快速切換狀態(tài)時，就會產(chǎn)生電源噪聲，干擾周圍的高速信號，并且由于噪聲容限變小，嚴(yán)重時，可引發(fā)芯片的誤動作，造成不利影響。因此對電源完整性的研究顯得越來越重要［2-3］。

本文以一塊8層板為例，運(yùn)用目標(biāo)阻抗法對其電源分配網(wǎng)絡(luò)進(jìn)行分析，針對網(wǎng)絡(luò)中的電源完整性問題，采用合適的修改措施，使其電源分配網(wǎng)絡(luò)設(shè)計滿足要求。

1 電源分配網(wǎng)絡(luò)設(shè)計

高速PCB電源完整性的意義就是為系統(tǒng)內(nèi)所有器件或芯片提供足夠的電源，并滿足穩(wěn)定性要求［4］。在實際高速電路系統(tǒng)中，電源分配網(wǎng)絡(luò)在不同頻率時，存在不同電源阻抗，當(dāng)大量開關(guān)同時切換狀態(tài)產(chǎn)生的噪聲電流通過時，會產(chǎn)生一定的電壓降和電壓擺動，造成供電不連續(xù)，可能會影響高速系統(tǒng)的正常工作。所以為了保證每個器件始終都能得到正常的電源供應(yīng)，就需要對電源分配網(wǎng)絡(luò)的電源阻抗進(jìn)行控制，盡可能降低其阻抗。

PCB的電源分配網(wǎng)絡(luò)PDN組成部件［5］如圖1所示，包括穩(wěn)壓模塊VRM、去耦電容、電源地平面耦合電容。它們分別在不同的頻率范圍內(nèi)做出響應(yīng)。穩(wěn)壓模塊的頻率響應(yīng)范圍大約是0～1 kHz;大電解電容提供電流并在1 kHz～1 MHz頻率范圍內(nèi)保持較低阻抗;高頻陶瓷電容在1 MHz至幾百兆赫茲頻率范圍內(nèi)保持較低阻抗;電源地平面對則在100 MHz以上頻率范圍內(nèi)保持較低阻抗;更高頻率范圍的低阻抗要求則需要芯片內(nèi)部電源網(wǎng)絡(luò)來提供。

圖1 PDN的組成部件

穩(wěn)壓模塊VRM(Voltage Regulator Module)是最大的電荷存貯和輸送源，為整個電子系統(tǒng)提供能量。圖2是VRM的簡化線性模型，Rout為等效輸出電阻，Lout為等效輸出電感，Rflat為等效串聯(lián)輸入電阻，Lslew為等效串聯(lián)輸入電感。

圖2 VRM的簡化線性模型

去耦電容［6］的主要功能是可以在開關(guān)器件瞬時狀態(tài)切換時提供電荷。當(dāng)VRM的輸出阻抗超過目標(biāo)阻抗時，去耦電容可以把VRM旁路，為高頻突變電流提供低電感的回路，直接給開關(guān)電路供電。使用去耦電容可以有效的抑制同步開關(guān)噪聲，減小電壓波動。

由于去耦電容本身存在等效串聯(lián)電阻RES和等效串聯(lián)電感LES。因此在電源完整性分析中采用的簡化電容模型是由電容、電阻和電感串聯(lián)組成的，即一個RLC串聯(lián)諧振電路，其等效阻抗和諧振頻率為:

式中:Z是電容的等效阻抗;f0為電容的諧振頻率;RES為電容的等效串聯(lián)電阻;LES為電容的等效串聯(lián)電感。

在進(jìn)行PCB設(shè)計時，要選擇RES較小、諧振頻率和電路工作頻率相近的去耦電容，在此基礎(chǔ)上，容值較大，LES較小為好。在實際電路中，為使去耦電容在一定的工作頻率范圍內(nèi)保持較低阻抗，通常采用大小電容并聯(lián)的方法，且并聯(lián)電容的容值相差兩個數(shù)量級即100倍。并聯(lián)使得RES和LES減小，容值增大，去耦效果更好。

在高速PCB上放置去耦電容的基本原則是靠近電源管腳且確保安裝電感盡量小。布線時盡量減少焊盤與電源地連線的長度，使用寬的連線。如果空間允許的話，可以多打連接過孔，形成并聯(lián)方式來降低電感;如果工藝允許的話，可以直接在電容焊盤上打盲埋孔，這是降低電感的最好辦法。

當(dāng)前電源完整性分析的主要方法是目標(biāo)阻抗設(shè)計法［7］，計算公式如下:

式中:Zm為目標(biāo)阻抗;Vsupply為供電電壓;IDynamic是ΔI噪聲電流與瞬態(tài)負(fù)載電流的總和。

電源完整性分析將PDN看成一個網(wǎng)絡(luò)，以各個功耗器件的最大電流激勵PDN，為了使電壓波動小于電源噪聲容限，PDN的電源阻抗必須小于目標(biāo)阻抗。通過PDN的頻域阻抗曲線，可以清楚地判斷在哪些頻點上會出現(xiàn)嚴(yán)重的電源噪聲。

2 電源完整性仿真

本文以一塊8層板為例，如圖3所示，對其電源完整性進(jìn)行分析，分析軟件為 Ansoft SIwave。該P(yáng)CB板的疊層如圖4所示。板上包含模擬電路和高速數(shù)字電路，其中3.3 V的電源主要支持板上FPGA器件和數(shù)傳的主要工作，信號上升時間小于1 ns，因此該電源層上的噪聲對整個電路的影響至關(guān)重要，在設(shè)計中需要對3.3 V電源進(jìn)行詳盡分析。

圖3 8層板PCB圖

圖4 8層PCB板疊層設(shè)置

2.1 諧振分析

首先對整板進(jìn)行諧振分析，發(fā)現(xiàn)在FPGA附近有一個33 MHz左右的諧振模式，如圖5所示。如果諧振被激發(fā)，會影響FPGA的正常工作，故需進(jìn)一步進(jìn)行電源阻抗分析，以消除這個諧振，減小電源對FPGA工作的影響。

圖5 33 MHz諧振模式的電壓波動圖

2.2 電源阻抗分析［8］

在3.3 V數(shù)字電源上，器件時鐘頻率為100 MHz，估算取3.3 V電源上的ΔI噪聲電流與瞬態(tài)負(fù)載電流總和為1 A，允許波動范圍取5%，則根據(jù)式(2)可知，目標(biāo)阻抗為0.165 Ω。通過計算在信號上升時間為1 ns時，根據(jù)信號完整性理論可知，其信號的轉(zhuǎn)折頻率［9］為500 MHz，因此該3.3 V電源的阻抗在500 MHz內(nèi)均需要小于目標(biāo)阻抗。

在各數(shù)傳芯片及FPGA的電源引腳處放置探針，對其進(jìn)行電源完整性仿真，結(jié)果如圖6所示。

圖6 阻抗仿真結(jié)果圖

頻率100 MHz時各探針處的阻抗值如圖6所示，可以看出，只有port5處的阻抗值(0.289 Ω)高于目標(biāo)阻抗(0.165 Ω)，其余均低于目標(biāo)阻抗。但在500 MHz內(nèi)并不滿足要求低于目標(biāo)阻抗的要求，需降低其電源阻抗。并且FPGA處的電源阻抗在30 MHz左右有一個波動，尖峰處(在31.3 MHz時為0.199 Ω)超過了目標(biāo)阻抗，這與諧振分析一致。因此需要在附近添加去耦電容，以降低電源阻抗。

2.3 添加去耦電容

本文選取了容值為33 nF，寄生電感為0.47 nH，寄生電阻為0.03 Ω，諧振頻率為40 MHz的電容，以降低FPGA附近30 MHz處的高電源阻抗。選取2.2 nF、5.6 nF、470 pF三組電容降低500 MHz以內(nèi)的高阻抗。這幾種電容具體的諧振曲線如圖7所示。

圖7 電容諧振曲線圖

2.4 修改后的阻抗分析

在FPGA及各數(shù)傳附近添加去耦電容之后，30 MHz左右時FPGA處的的電源阻抗尖峰消除了，并且FPGA及各數(shù)傳處的電源阻抗在530 MHz范圍內(nèi)都低于目標(biāo)阻抗值。3.3 V數(shù)字電在工作頻率范圍內(nèi)滿足了阻抗低于目標(biāo)阻抗設(shè)計要求，具體仿真結(jié)果如圖8所示。再次對PCB板進(jìn)行諧振分析，F(xiàn)PGA附近33 MHz時的諧振消失了，仿真結(jié)果如圖9所示。

圖8 修改后的3.3 V電源阻抗分析圖

圖9 修改后的33 MHz諧振模式的電壓波動圖

3 結(jié)論

本文以具體的多層高速高密度PCB板為例，詳細(xì)地對電源完整性加以分析，并通過添加去耦電容，有效地改善了電源分配網(wǎng)絡(luò)的設(shè)計，對整個PCB的電源系統(tǒng)的設(shè)計具有明顯的指導(dǎo)意義。

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