王秀霞

（菏澤學(xué)院物理系，山東菏澤 274015）

小波閾值算法的FPGA實(shí)現(xiàn)

王秀霞

（菏澤學(xué)院物理系，山東菏澤 274015）

針對(duì)傳統(tǒng)的閾值算法排序量多、消耗資源大和速度慢等缺點(diǎn)，提出了一種基于FPGA的快速中值選取器的設(shè)計(jì)方法.介紹了3點(diǎn)排序器和一種基于3×3點(diǎn)的中值選取器及其MATLAB仿真，針對(duì)基于3×3點(diǎn)的全流水并行243點(diǎn)中值選取器的結(jié)構(gòu)利用率低，依據(jù)FPGA的硬件特點(diǎn)，設(shè)計(jì)了一種串并行交替的3n點(diǎn)中值選取器的硬件架構(gòu)，闡述了快速中值選取器的硬件構(gòu)架設(shè)計(jì)，對(duì)整個(gè)系統(tǒng)進(jìn)行了仿真，并對(duì)仿真結(jié)果進(jìn)行了分析說(shuō)明.

中值選取器;現(xiàn)場(chǎng)可編程門陳列;閾值算法;串并行交替

閾值算法的硬件實(shí)現(xiàn)領(lǐng)域的研究仍然處于初級(jí)階段，對(duì)于閾值算法具體應(yīng)用方面（如小波濾波）硬件實(shí)現(xiàn)的研究多由商業(yè)公司進(jìn)行，可供參考的資料較少.文獻(xiàn)［2］提出中值的計(jì)算方法有多種，如果采用硬件計(jì)算的辦法，不僅需要對(duì)噪聲進(jìn)行估計(jì)，還要進(jìn)行開(kāi)根號(hào)等運(yùn)算，相對(duì)復(fù)雜且實(shí)現(xiàn)的意義不大.FPGA是基于查找表結(jié)構(gòu)的可編程器件，具有豐富的寄存器資源，而且可通過(guò)系統(tǒng)內(nèi)的重新配置來(lái)改變邏輯功能，如果將由軟件或者先驗(yàn)知識(shí)得到的閾值由輸入模塊寫(xiě)入?yún)?shù)RAM中，需要的時(shí)候直接從RAM中讀取，這樣就使得設(shè)計(jì)的更新或修改十分方便.基于以上原因，本文提出了一種基于FPGA的串并行交替的3n點(diǎn)中值選取器的硬件設(shè)計(jì).

1 閾值算法［1］

1.1 閾值的幾種形式

1）由DONOHO提出的通用閾值方法，該方法認(rèn)為小波變換能將信號(hào)的能量集中到少量的小波系數(shù)上，而白噪聲在任何正交基上的變換仍然是白噪聲，并且有著相同的幅度，相對(duì)而言，信號(hào)的小波系數(shù)值必然大于那些能量分散且幅值較小的噪聲的小波系數(shù)值.因此，選擇一個(gè)合適的閾值對(duì)小波系數(shù)進(jìn)行閾值處理，就可以達(dá)到去噪聲而保留有用信號(hào)的目的.

閾值公式如下

其中，N代表信號(hào)的長(zhǎng)度，σ代表高斯噪聲級(jí)數(shù)，即標(biāo)準(zhǔn)差，可以用下式估計(jì)得，即

其中，Det1代表最精細(xì)層的小波系數(shù).

2）MinimaxShrink（最小極大方差閾值）和1）一樣也是一種固定的閾值，使所選的閾值產(chǎn)生最小的極大方差.計(jì)算公式為

3）基于零均值正態(tài)分布的置信區(qū)間閾值

此閾值是考慮零均值正態(tài)分布變量落在［－3σ，3σ］之外的概率非常小，所以絕對(duì)值大于3σ的系數(shù)一般都被認(rèn)為主要由信號(hào)系數(shù)構(gòu)成.

1.2 閾值函數(shù)的幾種形式 閾值函數(shù)的不同體現(xiàn)了對(duì)系數(shù)處理策略的不同，以及不同的估計(jì)方法.比較常用的2種閾值函數(shù)是:硬閾值函數(shù)和軟閾值函數(shù).

1）硬閾值函數(shù)的數(shù)學(xué)表達(dá)如下

其中，w（j，k）為含噪信號(hào)分解后的小波系數(shù)，λ為選定的閾值，wh（j，k）是硬閾值函數(shù)處理過(guò)的小波系數(shù).硬閾值函數(shù)直接將絕對(duì)幅值不大于設(shè)定閾值的點(diǎn)設(shè)為零，而保留絕對(duì)幅值大于閾值的點(diǎn).

2）軟閾值函數(shù)的數(shù)學(xué)表達(dá)式如下

軟閾值法不像硬閾值法那樣只對(duì)幅值較小的小波系數(shù)實(shí)施抑制，而是對(duì)所有的小波系數(shù)進(jìn)行抑制.

通過(guò)上述介紹可以知道，雖然閾值函數(shù)的解析表達(dá)式不盡相同，但是其之間卻存在著以下共同點(diǎn):

1）閾值的選擇與高斯噪聲級(jí)數(shù)，即標(biāo)準(zhǔn)差σ有關(guān);

2）標(biāo)準(zhǔn)差σ由最精細(xì)層小波系數(shù)的中間值決定;

3）閾值函數(shù)的其他函數(shù)部分均可根據(jù)小波分解的層數(shù)，依據(jù)數(shù)學(xué)預(yù)算得到提前確定，即為一常數(shù)值.

依據(jù)以上共同點(diǎn)，可以得出結(jié)論:解決最精細(xì)層小波系數(shù)閾值選取的硬件實(shí)現(xiàn)是解決閾值算法硬件實(shí)現(xiàn)的最關(guān)鍵問(wèn)題.

2 閾值算法硬件實(shí)現(xiàn)的MATLAB理論仿真

2.1 基于FPGA的閾值算法硬件實(shí)現(xiàn)面臨的問(wèn)題 在計(jì)算機(jī)應(yīng)用中，中值算法已經(jīng)相當(dāng)成熟、高效，但對(duì)于FPGA來(lái)講，還沒(méi)有發(fā)現(xiàn)一種占用資源少、效率高的中值算法.為此筆者采取了諸多嘗試，首先嘗試著修改計(jì)算機(jī)中的冒泡法希望可以移植到FPGA中進(jìn)行應(yīng)用，但是發(fā)現(xiàn)假如將冒泡法應(yīng)用在FPGA上會(huì)出現(xiàn)以下情況:

1）無(wú)法綜合或者很難綜合，極易產(chǎn)生錯(cuò)誤;

2）嚴(yán)重耗費(fèi)資源，延時(shí)不佳，若243點(diǎn)中值采用冒泡算法占用資源量是一般FPGA所吃不消的.

針對(duì)以上不足，筆者嘗試過(guò)幾種算法，例如，基于3點(diǎn)排序器的全流水結(jié)構(gòu)的243點(diǎn)中值選取器，其基本思想是以3點(diǎn)排序器為設(shè)計(jì)的基本單元，首先用3點(diǎn)排序器組合成為3×3中值選取器，然后以3×3中值選取器為設(shè)計(jì)單元，采用并行全流水結(jié)構(gòu)，構(gòu)造出一個(gè)243點(diǎn)中值選取器.其結(jié)構(gòu)示意圖如圖1和圖2所示［3］.

圖1 3×3中值選取器的內(nèi)部構(gòu)造

圖2 基于3×3模塊的全流水并行243點(diǎn)中值選取器

雖然基于3×3點(diǎn)的全流水并行243點(diǎn)中值選取器的硬件資源占用有所改善，但是耗費(fèi)資源依然嚴(yán)重，需要耗費(fèi)10 000多個(gè)以上LUTs，一般的FPGA仍然很難吃得消.

通過(guò)分析基于3×3點(diǎn)的全流水并行243點(diǎn)中值選取器的結(jié)構(gòu)，發(fā)現(xiàn)了3×3中值選取器利用率很低，為此經(jīng)過(guò)重新設(shè)計(jì)，并采用了一種新的設(shè)計(jì)結(jié)構(gòu):一種基于復(fù)用3×3中值選取器的串并行交替的243點(diǎn)中值選取器，其結(jié)構(gòu)如圖3所示.

圖3 基于復(fù)用3×3中值選取器的串并行交替的243點(diǎn)中值選取器結(jié)構(gòu)圖

構(gòu)建新結(jié)構(gòu)的思想是將大量數(shù)據(jù)進(jìn)行分段處理，做到少量多次，并用流水線結(jié)構(gòu)使其達(dá)到實(shí)時(shí)處理的關(guān)鍵要求.

2.2 3點(diǎn)排序器及其MATLAB仿真 3點(diǎn)排序器模塊的功能為:對(duì)3個(gè)輸入數(shù)據(jù)進(jìn)行排序，使其按照從大到小的順序進(jìn)行輸出，其MATLAB仿真如圖4所示.

圖4 3點(diǎn)排序器的MATLAB仿真

其中a為一個(gè)矩陣向量，在MATLAB中命令行中輸入的是a=［3，1，4］;Subsystem的功能是實(shí)現(xiàn)對(duì)矩陣向量a的排序;Out1輸出的為向量中的最大值;Out2輸出的為向量中的中間值;Out3輸出的為向量中的最小值.

2.3 9點(diǎn)中值選取器及其MATLAB仿真 9點(diǎn)中值選取器模塊的構(gòu)造是基于3點(diǎn)排序器的全流水結(jié)構(gòu)，其模塊功能為完成對(duì)3×3點(diǎn)數(shù)據(jù)的中值選取，其MATLAB仿真如圖5所示.

其中，a，b，c分別為一個(gè)1×3的向量，在MATLAB命令行中輸入的值分別為:a=［9，7，11］;b=［43，24，56］;c=［1，2，3］.Subsystem6的功能是完成對(duì)于3×3數(shù)據(jù)的中值選擇.3個(gè)輸出顯示為3×3數(shù)據(jù)中值的可能值.需要指出的是:

1）依據(jù)MATLAB的仿真原理，巧用Workspace空間模擬出硬件流水線結(jié)構(gòu)的工作流程.其中Subsystem，Subsystem1，Subsystem2為硬件流水結(jié)構(gòu)的第1級(jí)流水處理模塊，相應(yīng)的Subsystem3，Subsystem4，Subsystem5為硬件流水結(jié)構(gòu)的第2級(jí)流水處理模塊;Fcn，F(xiàn)cn1，F(xiàn)cn2為硬件流水結(jié)構(gòu)的第3級(jí)流水處理模塊.

圖5 9點(diǎn)中值選取器的MATLAB仿真

2）請(qǐng)注意各級(jí)輸出數(shù)據(jù)的連接方式.例如，輸出數(shù)據(jù)d由Subsystem的Out1，Subsystem1的Out1，Subsystem2的Out1組成.

即 d=［Subsystem.Out1，Subsystem1.Out1，Subsystem2.Out1］;d1=［Subsystem.Out2，Subsystem1.Out2，Subsystem2.Out2］; d2=［Subsystem.Out3，Subsystem1.Out3，Subsystem2.Out3］.

此后的d3，d4，d5的連接方式與以上的連接方式相同.

3 基于FPGA的閾值算法的硬件實(shí)現(xiàn)

3.1 Xilinx V5系列FPGA V5系列FPGA具有以下突出優(yōu)點(diǎn):1）采用最先進(jìn)的最佳利用率高性能架構(gòu);2）強(qiáng)大的時(shí)鐘管理模塊（CMT）;3）采用先進(jìn)的65 nm銅CMOS工藝技術(shù);4）功耗低，內(nèi)核電壓僅為1.0 V;5）高級(jí)DSP48E塊;6）內(nèi)嵌高速RocketIO，速率高達(dá)3.2 Gbit·s－1.

本次設(shè)計(jì)采用Xilinx V5 XC5VLX50T FPGA，其具體參數(shù)，請(qǐng)參見(jiàn)文獻(xiàn)［4］.

3.2 3點(diǎn)排序器的硬件FPGA實(shí)現(xiàn)及相關(guān)參數(shù) 3點(diǎn)排序器的外部接口如圖6所示.

圖6 3點(diǎn)排序模塊

圖7 3×3中值選取模塊

3點(diǎn)排序器硬件模塊，消耗130個(gè)LUTs，時(shí)鐘最大延時(shí)為1.719 ns.

3.3 9點(diǎn)排序器的硬件FPGA實(shí)現(xiàn)及相關(guān)參數(shù) 9點(diǎn)排序器的外部接口如圖7所示.

9點(diǎn)中值選取器硬件模塊，消耗1 304個(gè)LUTs，519個(gè)slice registers;最高運(yùn)行頻率為156.286 MHz;時(shí)鐘最大延時(shí)1.690 ns，工作使能信號(hào)最大延時(shí)1.712 ns.

3.4 243點(diǎn)中值選取器的硬件FPGA實(shí)現(xiàn)及相關(guān)參數(shù)243點(diǎn)中值選取模塊的外部接口，如圖8所示.

該硬件模塊的外部模塊設(shè)計(jì)簡(jiǎn)單，輸入數(shù)據(jù)端口為x_in，位寬17 bit;輸出數(shù)據(jù)端口為out_zhong，位寬17 bit;硬件模塊工作時(shí)鐘端口為clk，工作使能控制端口為re，輸出使能端口為we.

圖8 243點(diǎn)中值選取模塊的外部接口

該硬件模塊的工作過(guò)程為:數(shù)據(jù)以數(shù)據(jù)流的形式經(jīng)過(guò)x_in端口持續(xù)輸入，數(shù)據(jù)每243點(diǎn)為一組，進(jìn)行種植篩選.時(shí)鐘clk控制整個(gè)數(shù)據(jù)處理過(guò)程的節(jié)拍，工作使能信號(hào)re控制該硬件模塊何時(shí)開(kāi)始工作，何時(shí)停止工作.243點(diǎn)中值選取模塊的輸出為out_zhong.

243點(diǎn)中值選取器硬件模塊，消耗6 015個(gè)LUTs，2 094個(gè)slice registers，最高運(yùn)行頻率為156.286 MHz，時(shí)鐘最大延時(shí)1.690 ns，工作使能信號(hào)最大延時(shí)1.712 ns.

下面通過(guò)modelsim對(duì)243點(diǎn)中值選取器模塊進(jìn)行布局布線后仿真，觀察243點(diǎn)中值選取器的設(shè)計(jì)是否滿足實(shí)際要求，其仿真結(jié)果如圖9所示.

圖9 modelsim硬件仿真結(jié)果

例如輸入數(shù)據(jù)1～486，則算出的中值為122和365，這與邏輯分析相同，設(shè)計(jì)正確無(wú)誤.

基于全流水結(jié)構(gòu)（729結(jié)構(gòu)）和基于串并復(fù)用3×3中值器的實(shí)現(xiàn)的3n點(diǎn)中值選取器所消耗資源比較如圖10所示.

從圖10可以看出，基于串并交替的3n點(diǎn)中值選取器的硬件結(jié)構(gòu)有如下優(yōu)點(diǎn):

1）耗費(fèi)硬件資源少;2）中值選取器的點(diǎn)數(shù)越多，硬件設(shè)計(jì)就越能大幅度地節(jié)省硬件資源;3）確保有與全并行硬件結(jié)構(gòu)相同的最高工作頻率.

圖10 2種不同硬件結(jié)構(gòu)的資源消耗對(duì)比柱形圖

4 結(jié) 論

依據(jù)現(xiàn)有中值濾波器的設(shè)計(jì)理念，利用3×3模板矩陣的特點(diǎn)，結(jié)合FPGA的并行特點(diǎn)［5］，采用3級(jí)流水及分時(shí)復(fù)用操作設(shè)計(jì)了一種串并交替的3n點(diǎn)中值選取器.與軟件處理相比較，基于FPGA的快速閾值算法不僅能夠提高處理速度，而且系統(tǒng)硬件結(jié)構(gòu)簡(jiǎn)單、集成度高、消耗資源少、可靠性強(qiáng)、時(shí)序固定、延時(shí)小而且可以預(yù)見(jiàn).

［1］DONOHO D I.De-noising by soft-thresholding［J］.IEEE Trans.Inform.Theory，1995，41（3）:613－627.

［2］許月圓.基于XILINX FPGA的小波濾波器設(shè)計(jì)與仿真［D］.西安:西安電子科技大學(xué)，2009:2－3，17－20，27.

［3］萬(wàn)海軍，何東健，徐尚中.基于FPGA的圖像中值濾波算法硬件實(shí)現(xiàn)［J］.微計(jì)算機(jī)信息，2008，24（21）:280－282.

［4］UG347.ML505/ML506/ML507 Evaluation Platform User Guide［EB/OL］.［2011－08－12］.http://www.xilinx.com/support/documentation/boards_and_kits/ug347.pdf.

［5］李軼博，李小兵，周嫻.基于FPGA的快速中值濾波器設(shè)計(jì)與實(shí)現(xiàn)［J］.液晶與顯示，2010，25（2）:292－295.

［6］李剛強(qiáng)，田斌，易克初.FPGA設(shè)計(jì)中關(guān)鍵問(wèn)題的研究［J］.電子技術(shù)應(yīng)用，2003，29（6）:68－71.

［7］胡越黎，計(jì)慧杰，吳頻，等.圖像的中值濾波算法及其FPGA實(shí)現(xiàn)［J］.計(jì)算機(jī)測(cè)量與控制，2008，16（11）:1672－1675.

［8］陳加成，徐熙平，吳瓊.基于FPGA的中值濾波算法研究與硬件設(shè)計(jì)［J］.長(zhǎng)春理工大學(xué)學(xué)報(bào):自然科學(xué)版，2008，31 （1）:8－11.

Realization of Wavelet Threshold Algorithm Based on FPGA

WANG Xiu-xia

（Department of Physics，Heze University，Heze 274015，China）

There are some shortcomings of the traditional wavelet threshold algorithm，such as the more sort volumes，the more resource consumptions，and the more slow speed.In this paper，a design method of fast median selector based on FPGA was proposed.A three-point sorter，a 3×3 points median selector and their simulations in MATLAB were introduced.Focusing on the low utilization of 243 points median selector and based on the 3× 3 points and the features of FPGA，a hardware architecture of a points median selector was designed，which is serial and parallel.The hardware architecture of fast median select and the code realization of register transfer were introduced，the whole system was simulated，and the experiment results were analyzed.

median selector;FPGA;threshold algorithm;serial and parallel

TN 713

A

1004－1729（2012）01－0030－06

2011－10－12

山東省自然科學(xué)基金資助項(xiàng)目（Y2008A16）

王秀霞（1976－），女，山東定陶人，菏澤學(xué)院物理系講師，碩士.