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        基于FPGA 的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)*

        2012-12-22 06:01:58常高嘉馮全源
        電子器件 2012年5期
        關(guān)鍵詞:高速數(shù)據(jù)調(diào)理差分

        常高嘉,馮全源

        (西南交通大學(xué)微電子研究所,成都610031)

        電子信息技術(shù)近些年來持續(xù)迅猛發(fā)展,通信信號(hào)的帶寬已變得越來越寬,調(diào)制方式也從傳統(tǒng)的模擬調(diào)制發(fā)展到數(shù)字調(diào)制、矢量調(diào)制,編碼方式也在不斷地趨于復(fù)雜化。為了滿足對(duì)較寬頻域范圍內(nèi)高頻、瞬態(tài)信號(hào)細(xì)節(jié)的精確、實(shí)時(shí)檢測(cè)分析,必須要有一種數(shù)據(jù)采集系統(tǒng),這種系統(tǒng)必須具有高采樣率、高分辨率,以便于對(duì)高速、復(fù)雜的信號(hào)進(jìn)行快速的采樣、存儲(chǔ)、傳輸和分析。應(yīng)用可編程門陣列FPGA 可使數(shù)據(jù)采集系統(tǒng)具有高度的靈活性,基于FPGA 的高速數(shù)據(jù)采集是現(xiàn)代測(cè)試系統(tǒng)中非常重要的一種數(shù)據(jù)記錄與處理設(shè)備[3]。

        本文設(shè)計(jì)了一種由AD、FPGA 和DSP 組成的數(shù)據(jù)采集系統(tǒng),系統(tǒng)的采樣精度為12 bit,采樣率為100 MSPS。該系統(tǒng)主要用于對(duì)盲信號(hào)的分離及信號(hào)參數(shù)的識(shí)別。

        1 系統(tǒng)結(jié)構(gòu)

        數(shù)據(jù)采集系統(tǒng)的原理框圖如圖1 所示。該系統(tǒng)使用的ADC 芯片為ADI 公司的AD9233,采樣精度為12 bit,采樣率為100 MSPS;FPGA 選用的是Altera 公司的CycloneⅢ系列EP3C16Q240C8;DSP為TI 公司的TMS320C6416,其最高主頻為1 GHz。該數(shù)據(jù)采集系統(tǒng)主要由前端信號(hào)調(diào)理電路、模數(shù)轉(zhuǎn)換電路、FPGA 電路和DSP 電路組成。

        圖1 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖

        模擬信號(hào)首先經(jīng)過前端調(diào)理電路使其幅度轉(zhuǎn)換成適合AD9233 處理的范圍,并將單端信號(hào)轉(zhuǎn)換成差分信號(hào)后輸出給AD9233,AD9233 在采樣時(shí)鐘的控制下完成模數(shù)轉(zhuǎn)換,然后FPGA 將ADC 量化后的信號(hào)寄存在FIFO 中,最后DSP 通過接口電路從FPGA 的FIFO 中讀取數(shù)據(jù)并做后續(xù)的一些處理。整個(gè)系統(tǒng)中,DSP 起主控作用,它控制著FPGA 是否對(duì)AD 的輸出數(shù)據(jù)進(jìn)行寄存及是否從FPGA 的FIFO 中讀取數(shù)據(jù)。

        本高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵是前端調(diào)理電路的設(shè)計(jì)與實(shí)現(xiàn)。前端調(diào)理電路完成對(duì)輸入信號(hào)幅度的調(diào)整,阻抗匹配,并把單端信號(hào)變成抗噪性更好的差分信號(hào)。前端調(diào)理電路的抗干擾能力、增益控制特性、頻率特性、時(shí)延特性等是設(shè)計(jì)中需要重點(diǎn)考慮的因素,本設(shè)計(jì)中使用變壓器模式和放大器模式來完成前端調(diào)理電路的設(shè)計(jì)。

        2 設(shè)計(jì)實(shí)現(xiàn)

        2.1 前端調(diào)理電路

        前端調(diào)理電路的作用是將模擬信號(hào)的幅度調(diào)整為適合ADC 芯片處理的范圍,同時(shí)將單端信號(hào)轉(zhuǎn)變成AD 需要的差分信號(hào)。本設(shè)計(jì)中采用了兩種方法設(shè)計(jì)前端調(diào)理電路,一種是使用變壓器,一種是差分放大器的方法。兩種方式的電路如圖2 和圖3 所示。

        圖2 采用變壓器分式的前端調(diào)理電路

        圖3 采用差分放大器方式的前端調(diào)理電路

        兩種方法各有優(yōu)缺點(diǎn),需要根據(jù)模擬信號(hào)的特點(diǎn)和設(shè)計(jì)目標(biāo)來確定選擇哪種處理方式。由于變壓器是無源交流耦合器件,所以產(chǎn)生的噪聲很小,只能將交流信號(hào)輸出到ADC 芯片,同時(shí)它的通帶平坦性和驅(qū)動(dòng)能力差,無動(dòng)態(tài)隔離能力,提高增益會(huì)降低AD 的模擬帶寬。而放大器是有源器件,會(huì)產(chǎn)生較大的噪聲,但是它的通帶平坦性和驅(qū)動(dòng)能力好,可以提高動(dòng)態(tài)隔離,增益提高后對(duì)AD 的模擬帶寬影響很小。通過分析變壓器和放大器的特點(diǎn),前端調(diào)理電路優(yōu)先器件的選擇可以總結(jié)為表1 所示。

        表1 ADC 前端調(diào)理電路中變壓器和放大器的性能對(duì)比

        2.2 時(shí)鐘電路

        ADC 芯片的采樣是在時(shí)鐘的控制下完成的,所以時(shí)鐘信號(hào)的質(zhì)量對(duì)AD 的影響非常大,特別是高速、高分辨率ADC 或是中頻欠采樣時(shí)對(duì)時(shí)鐘輸入信號(hào)的質(zhì)量尤為敏感。所設(shè)計(jì)的電路如圖4 所示。

        圖4 系統(tǒng)的時(shí)鐘電路

        本設(shè)計(jì)用一個(gè)100 MHz 的有源晶振產(chǎn)生時(shí)鐘源,然后用一個(gè)變壓器將單端時(shí)鐘信號(hào)轉(zhuǎn)成差分信號(hào)后交流耦合到AD 的CLK+和CLK-引腳端,并在變壓器的次級(jí),靠近CLK+和CLK-引腳處跨接一組背對(duì)背肖特基二極管。這兩個(gè)二極管可以將輸入到AD 的時(shí)鐘信號(hào)限制為約差分0.8 V 峰峰值。這樣,既可以保留信號(hào)的快速上升和下降時(shí)間,還可以防止時(shí)鐘的大電壓擺幅饋通至AD9233 的其他部分,這一點(diǎn)對(duì)時(shí)鐘的低抖動(dòng)性能來說非常重要。

        2.3 FPGA 程序設(shè)計(jì)

        ADC 芯片輸出數(shù)據(jù)的速度是100 Mbyte/s,而DSP 接口速度低于100 Mbyte/s,所以需要通過FPGA對(duì)數(shù)據(jù)進(jìn)行緩存。FPGA 通過使用FIFO 的方法來完成數(shù)據(jù)的緩存。FPGA 的程序設(shè)計(jì)由Verilog 語(yǔ)言實(shí)現(xiàn),主要由4 部分組成,與AD 的接口程序、與DSP 的接口程序、循環(huán)FIFO、控制器??刂破鞯淖饔檬菍?duì)DSP 發(fā)送的控制命令進(jìn)行譯碼,然后控制循環(huán)FIFO的讀和寫狀態(tài);FPGA 與AD 的接口程序根據(jù)AD 的數(shù)據(jù)時(shí)鐘輸出信號(hào)將AD 輸出的數(shù)據(jù)正確存入FPGA的FIFO 中;FPGA 與DSP 的接口程序根據(jù)DSP 的控制信號(hào)將地址總線和數(shù)據(jù)總線上的值傳送給控制器,由控制器來對(duì)DSP 的命令進(jìn)行譯碼。

        設(shè)計(jì)完成后整體的系統(tǒng)實(shí)物如圖5 所示。

        圖5 系統(tǒng)的整體實(shí)物圖

        3 PCB 設(shè)計(jì)及硬件電路的調(diào)試

        3.1 PCB 設(shè)計(jì)

        高速數(shù)據(jù)采集系統(tǒng)中,PCB 的設(shè)計(jì)也是非常關(guān)鍵的一方面。PCB 的設(shè)計(jì)的好壞決定走線上信號(hào)的質(zhì)量。本設(shè)計(jì)中采用了以下方法來提供信號(hào)的質(zhì)量。

        ①差分信號(hào)要走嚴(yán)格的等長(zhǎng)差分線。差分線可以提高信號(hào)的抗噪性,減小外界對(duì)信號(hào)的干擾。

        ②電路中的數(shù)字地和模擬地分割開,最后在一點(diǎn)通過0 Ω 電阻連接起來,這樣做能夠減小數(shù)字地中的高頻雜波對(duì)模擬電路的影響。

        ③對(duì)晶振部分的電路做包地處理。時(shí)鐘信號(hào)是ADC 轉(zhuǎn)換中的又一關(guān)鍵特性。為保證時(shí)鐘的頻譜純度,設(shè)計(jì)中將晶振部分的電路做了包地處理,這樣可以很好地降低外界對(duì)晶振的干擾。

        ④AD 的10 bit 數(shù)字輸出到接口部分的各條走線要等長(zhǎng)。等長(zhǎng)線可以保證AD 輸出的各個(gè)bit 位的數(shù)字信號(hào)到達(dá)接口處的延時(shí)相同。

        3.2 硬件電路的調(diào)試

        本電路的調(diào)試分3 個(gè)階段完成,電源電路的調(diào)試、前端調(diào)理電路的調(diào)試和數(shù)字電路的調(diào)試。

        (1)電源電路的的調(diào)試 首先焊接各個(gè)電源芯片,并測(cè)試電源芯片輸出電壓的紋波。

        (2)前端調(diào)理電路的調(diào)試 本設(shè)計(jì)中的前端調(diào)理電路有變壓器和放大器兩種模式,需測(cè)試兩種模式適合處理的輸入信號(hào)。經(jīng)調(diào)試發(fā)現(xiàn),變壓器模式適合處理信號(hào)幅度較大噪聲大的輸入信號(hào),而放大器適合處理信號(hào)幅值小的輸入信號(hào)。

        (3)數(shù)字電路的調(diào)試 該部分完成對(duì)AD 控制電路的調(diào)試,如AD 差分輸入的最大峰峰值、是否使用AD 內(nèi)的占空比穩(wěn)定器、各bit 位的數(shù)字輸出到接口處的延時(shí)情況等。

        4 系統(tǒng)測(cè)試

        系統(tǒng)測(cè)試選用的信號(hào)源是Tektronix 公司的AFG3252,選用的是頻率是1 MHz,峰峰值為5 V 的正弦波。通過在DSP 中編程讀取FPGA 的FIFO 中的數(shù)據(jù),得到的波形如圖6 所示??梢钥闯鯠SP 得到的數(shù)據(jù)穩(wěn)定且基本上沒有雜波,為后續(xù)的數(shù)據(jù)處理奠定了良好的基礎(chǔ)。

        圖6 DSP 中讀取到的系統(tǒng)處理完成的波形

        5 結(jié)論

        本文完成了由AD、FPGA 和DSP 組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)。本文對(duì)硬件電路中的前端調(diào)理電路和時(shí)鐘電路做了詳細(xì)的介紹。前端調(diào)理電路采樣了變壓器和放大器的兩種設(shè)計(jì)方法,根據(jù)輸入信號(hào)特性選用不同的設(shè)計(jì)電路;時(shí)鐘電路采用差分信號(hào)以減小外界的干擾,同時(shí)還在時(shí)鐘輸入端加了背對(duì)背肖特基二極管以增加穩(wěn)定性。用Verilog 語(yǔ)言完成了FPGA 部分的控制電路、FIFO、FPGA 與AD 和DSP 的接口程序設(shè)計(jì),完成了對(duì)數(shù)據(jù)的緩存,最后在DSP 中可以穩(wěn)定地讀取到ADC 量化后的波形。

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