王志林，童 斌，王永嶺

（91245部隊，遼寧 葫蘆島125001）

時統(tǒng)的主要內(nèi)容是通過對時刻相對準確的傳遞，使得在一個區(qū)域內(nèi)形成一個高精度的時間同步體系。體系內(nèi)各設備之間的對時和同步通過時間碼信號進行統(tǒng)一，常用的時間碼有IRIG-B(AC)碼和IRIG-B(DC)碼兩種。AC碼為1 kHz/s調幅模擬信號，DC碼為直流方波信號。AC碼傳輸距離遠，但同步精度低，當兩設備之間用實纜相連時，時間同步誤差小于10 μs；當兩設備不在同一個地點，AC碼在通信信道傳輸過程中需經(jīng)過A/D、D/A變換，信號在傳輸過程中會引起波形失真，對AC碼的解調有影響，另外加上傳輸時延，設備間的對時同步誤差會進一步加大。DC碼同步精度相對較高，實纜直連時間同步誤差小于 0.2 μs，但傳輸距離短(200 m)；在通信信道傳輸過程中將DC碼通過游標法將代碼變換成標準的低速數(shù)字接口后，不僅對時同步精度高，而且信道利用率低，接口通用性強。隨著電子技術的發(fā)展，EDA已經(jīng)成為現(xiàn)代電子設計領域的基本手段，本文主要闡述利用游標法將DC碼進行代碼變換的原理，給出其FPGA的實現(xiàn)方法，同時就變換過程中的信號畸變對同步精度的影響進行分析，闡明時鐘插入和封鎖的作用及其實現(xiàn)方法。

1 時統(tǒng)DC碼數(shù)字傳輸?shù)脑?/h2>

1.1 游標法代碼變換原理

數(shù)據(jù)信號的數(shù)字傳輸按DTE數(shù)據(jù)信號時鐘與PCM信道時鐘是否同步可分為同步傳輸和異步傳輸，異步數(shù)據(jù)傳輸方式又可分為代碼變換和脈沖塞入方式兩類，代碼變換方式又分為取樣法、游標法等。

游標法是將數(shù)據(jù)信號的“1”和“0”的變化時刻用 3個比特來編碼。第一比特 a表示“1”和“0”變化點的開始，a=1表示有變化點；第二比特b（也可以規(guī)定幾個比特）表示變化點出現(xiàn)在時間脈沖間隔的哪一個規(guī)定位置：如b為1 bit時，將時鐘間隔平分為前后兩個時區(qū)，分別記為E和L，如果變換點處于 E區(qū)域，則b=1；若在L區(qū)域，則 b=0；第三個比特 c便是變換點的方向：如從“1”變到“0”，則 c=1；從“0”變到“1”，則 c=0。 另外，當數(shù)據(jù)中沒有變化點時，向PCM信道連續(xù)發(fā)送“1”信號，可以限制連續(xù)“0”碼。輸出代碼中，最初的“0”表示數(shù)據(jù)信號變換點的開始，圖1是游標法的代碼變換過程。由圖可見，代碼出現(xiàn)的位置在PCM幀結構上的位置是不固定的，它隨輸入數(shù)據(jù)信號的變化點位置而移動，所以稱為游標法[1]。

1.2 信號畸變誤差分析

IRIG-B(DC)碼為TTL接口，準時點為上升沿，GB11014-90標準接口，DC碼由周期為 10 ms，脈沖寬度為 8 ms、5 ms、2 ms的脈沖信號組合而成。若以2 ms脈沖為最小周期，從數(shù)字傳輸?shù)慕嵌瓤蓪C碼看成是速率是0.5 kHz/s低速率的數(shù)據(jù)信號。由于DC碼是靠脈沖前沿來產(chǎn)生同步信號的，因此信號畸變誤差要求控制在一定的范圍之內(nèi)。信號畸變誤差主要由代碼變換畸變、通信信道抖動和收發(fā)晶振頻率誤差三方面的原因引起。

圖1 游標法代碼變化示意圖

由游標法的工作原理可知，取代碼變換后的數(shù)據(jù)傳輸速率為 16 kHz/s時，一個變化點的b比特數(shù)為7 bit，那么 b比特形成時鐘頻率應為 27×16 kHz/s=2 048 kHz/s，信號在每個變化點的最大畸變約為0.49 μs；通信傳輸信道的抖動為1.4 μs；10 MHz/s的恒溫晶體振蕩器的頻率準確度為10-8、穩(wěn)定度為10-9，可通過封鎖或插入時鐘的方法來消除晶振引起的累積誤差，誤差最大為0.5 μs，因此總的信號畸變誤差小于 3 μs。

2 FPGA設計實現(xiàn)方法

2.1 系統(tǒng)的組成與功能

系統(tǒng)主要由主時鐘晶振電路、收發(fā)時鐘、代碼變換與反變換、串口發(fā)送與接收、接口電平轉換等模塊組成。其中收發(fā)時鐘模塊產(chǎn)生系統(tǒng)所需的各種收發(fā)時鐘信號；代碼變換模塊完成DC碼到數(shù)據(jù)信號的轉換；串口發(fā)送模塊將數(shù)據(jù)信號變成RS-232串行接口時間信號；反之，串口接收模塊將接收的RS-232串行接口時間信號變成數(shù)據(jù)信號，代碼反變換模塊將數(shù)據(jù)信號恢復成DC碼；電平轉換電路完成TTL電平與RS-232接口電平之間的轉換，系統(tǒng)組成如圖2所示。

圖2 系統(tǒng)的組成結構

2.2 系統(tǒng)的設計平臺

本系統(tǒng)采用Xillinx公司推出的FPGA/CPLD集成開發(fā)工具ISE Design Suite，以Verilog HDL語言進行設計輸入，并用ISE集成開發(fā)環(huán)境中的Simulator進行仿真。FPGA采用Xillinx公司中低端平臺推出的Spartan 3E系列中的XC3S1600E芯片，它的系統(tǒng)門數(shù)為150萬，Slice數(shù)目為14 752個，分布式RAM容量為23 KB，塊RAM容量為 648 KB，專用乘法器數(shù)為 36個，DCM數(shù)目為 8個，最大可用 I/O數(shù)為376個，最大差分I/O數(shù)為156個[2]；RS-232接口電平轉換芯片采用Maxim公司的MAX2322芯片；晶振采用長沙太陽人電子有限公司的高精密的恒溫晶體振蕩器（OCXO）。

系統(tǒng)采用自頂向下、層次化和模塊化的設計模式，在確定電路功能后，在ISE開發(fā)環(huán)境中用Verilog HDL語言進行設計輸入，并用ISE Simulator進行功能仿真。通過綜合工具將設計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，綜合仿真正確后，通過布局布線等實現(xiàn)功能將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片中，最后將編程數(shù)據(jù)下載到FPGA芯片中。

2.3 代碼變換功能的設計

代碼變換模塊用16 kHz/s的clk_1時鐘脈沖對DC碼進行采樣，并將連續(xù)采樣的信息用兩個D觸發(fā)器進行存儲。比較兩采樣值，如值不一樣，則說明是DC碼電平變換點，通過異或非門產(chǎn)生a比特，通過c比特產(chǎn)生器得到c比特；同時用計數(shù)器對上個clk_1時鐘脈沖清零后的128進制計數(shù)器對2 048 kHz/s的clk_0時鐘進行計數(shù)，用DC碼的低電平將電平變換位置的精確計數(shù)值進行鎖存，形成7 bit的b比特。此后通過9進制計數(shù)器將高電平信號進行封鎖，將a、b、c比特值依次插入輸出數(shù)據(jù)中，然后繼續(xù)輸出高電平信號。

2.4 代碼反變換的實現(xiàn)流程

在代碼反變換過程中，需要判別所接收數(shù)據(jù)中變換點的起始位置。a比特為“0”值時，表示數(shù)據(jù)電平發(fā)生變化，由于b比特中也有“0”值的比特，為了正確判別a比特，在代碼變換過程中將抽樣速率定為16 kHz/s，DC碼可看成是速率為0.5 kHz的數(shù)據(jù)，每兩個變化點之間至少有 32個抽樣數(shù)據(jù)，去掉 a、b、c比特共 9個，其他 23個比特全為“1”，這樣當某比特值為“0”且其前面的9個比特值全為“1”時，該比特就是a比特，否則就是b比特中的“0”比特。a比特確定后，將后面的b比特與2 048 kHz/s速率的計數(shù)器中的計數(shù)值進行比較，在兩值相等時刻，根據(jù)c比特的值將DC碼數(shù)據(jù)電平進行變換，c比特為“0”時，由高變?yōu)榈?，c比特為“1”時，由低變?yōu)楦?。代碼反變換的實現(xiàn)流程如圖3所示。

時鐘模塊、串口發(fā)送模塊和串口接收模塊的功能比較常見，其設計參見參考文獻[2]第13.2節(jié)。

3 時鐘的插入和封鎖

圖3 代碼反變換的實現(xiàn)流程圖

接收方采用由恒溫晶體振蕩器產(chǎn)生時鐘。由于收發(fā)雙方采用獨立的時鐘，因此雖然恒溫晶體振蕩器具有較高的頻率準確度和穩(wěn)定度，且誤差較小，但時間較長時會引起誤差累積，使得接收的時間信號產(chǎn)生漂移，因此系統(tǒng)采用時鐘插和封鎖的方法消除誤差累積。首先測出接收方與標準時鐘或收發(fā)雙方直連時的同步1C/S信號的時延值，隔一段較長時間再測一次時延值，根據(jù)兩次測得的時延差計算單位時間內(nèi)的漂移值；將該值與2 048 kHz/s時鐘的周期0.49 μs相比較，計算出時鐘插入或封鎖的間隔，并存入寄存器；根據(jù)超前或滯后狀態(tài)，通過計數(shù)器對clk_0時鐘計數(shù)，在計算的間隔對時鐘進行插入或封鎖，時鐘插入和封鎖如圖4所示。

圖4 時鐘插入和封鎖示意圖

本文提出的方法直接在輸入前對clk_0時鐘進行處理，不會對上面的電路設計產(chǎn)生影響，上述設計無需任何改動，同步誤差在一個時鐘周期0.49 μs內(nèi)。

游標法的DC碼數(shù)字傳輸原理簡單，采用FPGA技術實現(xiàn)方便快捷，整個時統(tǒng)傳遞全程數(shù)字化，對時同步精度高，RS-232接口通用性強，該技術在各個領域的實時測量系統(tǒng)中具有廣泛的應用前景。

[1]倪維楨.數(shù)據(jù)通信原理[M].北京：中國人民大學出版社，2000.

[2]云創(chuàng)工作室.Verilog HDL程序設計與實踐[M].北京：人民郵電出版社，2009.