徐桂娟，郜 明

（貴州大學(xué) 理學(xué)院，貴州 貴陽(yáng) 550025）

隨著大規(guī)模集成電路工藝技術(shù)的發(fā)展，特別是在系統(tǒng)芯片（System On a Chip，SOC）中集成的晶體管數(shù)量越來越多，集成度日趨增大，芯片功耗已經(jīng)成為集成電路設(shè)計(jì)領(lǐng)域一個(gè)不可回避的關(guān)鍵問題。內(nèi)建自測(cè)試（Built-In Self Test，BIST）技術(shù)是目前SOC可測(cè)試性技術(shù)的主要方法，它使電路本身產(chǎn)生測(cè)試信號(hào)，自行檢查測(cè)試結(jié)果，因而在硬件電路中需增設(shè)測(cè)試信號(hào)發(fā)生器、輸出響應(yīng)分析器和測(cè)試控制器3部分來完成自測(cè)試功能。一般來說，芯片有正常和測(cè)試兩種工作模式。但是因?yàn)闇y(cè)試矢量間的低關(guān)聯(lián)特性，使得在測(cè)試期間電路中節(jié)點(diǎn)的翻轉(zhuǎn)活動(dòng)率增加，導(dǎo)致測(cè)試時(shí)的功耗通常會(huì)顯著高于正常工作時(shí)的功耗。研究表明芯片在測(cè)試階段的功耗是正常工作狀態(tài)下功耗的兩倍之多[1-2]。目前，低功耗測(cè)試技術(shù)的研究還不成熟，基本上處于蓬勃發(fā)展的學(xué)術(shù)研究階段。降低測(cè)試期間的功耗是學(xué)術(shù)界和工業(yè)界研究的熱點(diǎn)問題。因此研究實(shí)用的可測(cè)試性設(shè)計(jì)中降低功耗的一些關(guān)鍵技術(shù)和方法，對(duì)于促進(jìn)我國(guó)IC設(shè)計(jì)業(yè)發(fā)展具有很重要的現(xiàn)實(shí)意義。

1 功耗分析

通過研究可知，在COMS電路中，功耗的來源包括4種：功能跳變、短路電流、競(jìng)爭(zhēng)冒險(xiǎn)和漏電流[3]。具體可分為動(dòng)態(tài)功耗和靜態(tài)功耗兩類。

靜態(tài)功耗主要是由于襯底漏電以及亞閾值導(dǎo)電特性造成的電能消耗。但由于CMOS結(jié)構(gòu)的互補(bǔ)對(duì)稱性，同一時(shí)刻只有一個(gè)管子導(dǎo)通，因此它相對(duì)較??；而動(dòng)態(tài)功耗是電路工作時(shí)狀態(tài)發(fā)生改變而產(chǎn)生的，它主要由3個(gè)部分組成：電路瞬間導(dǎo)通引起的短路功耗、邏輯翻轉(zhuǎn)引起的功能跳變、通路延時(shí)引起的競(jìng)爭(zhēng)冒險(xiǎn)功耗。短路功耗是由于輸入信號(hào)不是理想的方波，在輸入信號(hào)上升或下降的過程中會(huì)出現(xiàn)NMOS管和PMOS管同時(shí)打開的時(shí)刻，形成一個(gè)從電源到地的通路，消耗電能。功能跳變功耗是由電路在開關(guān)過程中對(duì)負(fù)載電容充放電所產(chǎn)生的。競(jìng)爭(zhēng)冒險(xiǎn)功耗是電路由于出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)所帶來的額外能量損失。在當(dāng)前的CMOS電路中，動(dòng)態(tài)功耗是主要功耗。

為了分析被測(cè)電路中的動(dòng)態(tài)功耗情況，我們可以從以下數(shù)學(xué)的表達(dá)式中了解其基本構(gòu)成及主要影響因素。

每次開關(guān)電路節(jié)點(diǎn)i所消耗的功耗為：

其中，VDD為電源電壓，Ci為節(jié)點(diǎn)i的輸出電容。

在一個(gè)周期中，節(jié)點(diǎn)i上功耗可估計(jì)為：

式中，Si是一個(gè)周期內(nèi)節(jié)點(diǎn)i翻轉(zhuǎn)的次數(shù)。

若連接到超過一個(gè)門的節(jié)點(diǎn)，電路具有較高的寄生電容，電容Ci與節(jié)點(diǎn)的扇出系數(shù)Fi成正比，即Ci=C0Fi。所以在CMOS電路中，計(jì)算一段時(shí)間內(nèi)電路節(jié)點(diǎn)i所需的能量公式為[4]:

式中，C0為單位輸出的負(fù)載電容。由于電源電壓VDD和單位輸出負(fù)載電容C0是定值，所以節(jié)點(diǎn)i所消耗的能量Ei僅與（Si·Fi）成正比，由此可以用（Si·Fi）來衡量該節(jié)點(diǎn)所消耗能量的大小，并將Si與Fi的乘積Si·Fi稱為節(jié)點(diǎn)i的加權(quán)翻轉(zhuǎn)活動(dòng)因子（Weighted Switching Activity，WSA），可用于估算電路的功耗。對(duì)于兩個(gè)連續(xù)輸入的測(cè)試矢量TPk=（Vk-1，Vk），電路總的WSA為：

式中，i包括電路中所有節(jié)點(diǎn)的個(gè)數(shù)，S（i，k）為矢量TPK激勵(lì)節(jié)點(diǎn)i的翻轉(zhuǎn)次數(shù)，考慮到整個(gè)測(cè)試矢量集TP=（V1，V2，……Vn）電路總的WSA為：

EXCEL計(jì)算模型測(cè)算結(jié)果見表5，ARC6阿芙拉型船舶日平均期租租金為2.4萬美金時(shí)，凈現(xiàn)值和內(nèi)部收益率處于盈虧點(diǎn)。

式中，k=2，3，……，n

由式（4）、（5）可知，減少被測(cè)電路CUT輸入端的翻轉(zhuǎn)次數(shù)S（i，k）便可降低整個(gè)測(cè)試過程中電路所消耗的能量。所以WSA可以作為降低功耗的主要指標(biāo)來表征電路功耗的變化。

2 基于RSIC的測(cè)試生成

基于以上所述，為了減少被測(cè)電路內(nèi)部節(jié)點(diǎn)的開關(guān)翻轉(zhuǎn)活動(dòng)率，提高測(cè)試矢量間的相關(guān)性，降低測(cè)試功耗，以達(dá)到減少跳變的效果，即采用隨機(jī)單輸入跳變測(cè)試向量（Random Single Input Change，RSIC）。這種設(shè)計(jì)沒有降低原序列的隨機(jī)特性，卻可以減少節(jié)點(diǎn)的翻轉(zhuǎn)次數(shù)，進(jìn)而達(dá)到降低功耗的效果。

RSIC序列生成電路的原理圖如圖1所示[4]。假設(shè)時(shí)刻t，偽隨機(jī)生成電路的向量A（t）=a1（t）…am（t），對(duì)應(yīng)的十進(jìn)制值為k（t），使用代碼轉(zhuǎn)換電路來實(shí)現(xiàn)這種轉(zhuǎn)換，并只映射到代碼轉(zhuǎn)換電路輸出的第k（t）位，然后對(duì)該位取反，產(chǎn)生RSIC向量V（t）=V1（t）…VN（t），再把它加到被測(cè)電路（CUT）上。

圖1 RSIC序列生成原理圖Fig.1 Principle of RSIC sequence generation

表1分別列出4位偽隨機(jī)序列、RSIC序列和格雷碼，可以看出，偽隨機(jī)序列的每一位都具有隨機(jī)性，格雷碼每次只變化一位，而RSIC序列兼具了前兩者的特點(diǎn)。因RSIC序列的生成與種子向量、轉(zhuǎn)換電路有關(guān)，所以對(duì)RSIC序列的特性應(yīng)作全面系統(tǒng)的分析。

表1 按照?qǐng)D1產(chǎn)生的一個(gè)RSIC序列Tab.1 RSIC sequence generated according to fig.1

為了生成RSIC測(cè)試序列，在理論上需要滿足一些條件，假設(shè)測(cè)試向量集S=V（1）V（2）…V（l）…V（L）是由L個(gè)相鄰的n位矢量V（l）所組成，每個(gè)向量可以從集合V={V0，V1，…，Vj，V2n-1}中取值，這里j是n位矢量Vj對(duì)應(yīng)的十進(jìn)制值。

才成立。 也就是說，對(duì)于任意時(shí)刻t>0，V（l）與V（l-1）僅有一位不同。

RSIC序列生成準(zhǔn)則[6]：

準(zhǔn)則l：A（l）與V（l）之間的代碼轉(zhuǎn)換需要滿足方程（6）；

準(zhǔn)則2：a（l）與a（l-1）相互獨(dú)立；

準(zhǔn)則3：序列S=V（1）V（2）…V（l）…V（L）的周期不小于測(cè)試長(zhǎng)度L；

如果測(cè)試序列滿足以上3個(gè)準(zhǔn)則也就滿足了RSIC測(cè)試序列在理論上的約束，該測(cè)試序列就是RSIC測(cè)試序列。

3 仿真與實(shí)驗(yàn)結(jié)論

低功耗測(cè)試向量的基本思想是使被測(cè)電路內(nèi)部節(jié)點(diǎn)的跳變率盡可能少，而創(chuàng)建低功耗測(cè)試向量，以達(dá)到有效減少被測(cè)電路內(nèi)部節(jié)點(diǎn)的開關(guān)翻轉(zhuǎn)活動(dòng)率，進(jìn)而有效降低測(cè)試功耗。已有的研究結(jié)果表明：相鄰測(cè)試向量的海明距離越小，則測(cè)試功耗越小。隨機(jī)單輸入跳變測(cè)試序列是具有最小的海明距離的測(cè)試序列。

海明距離的定義為：

若給定被測(cè)電路的兩個(gè)測(cè)試向量為：X＝（x1，x2， ……，xn）和Y＝（y1，y2， …… ，yn）， 則 這 兩 個(gè) 測(cè) 試 向 量 的 海 明 距 離（Hamming Distance）dn可表示：

隨機(jī)單輸入跳變測(cè)試序列可用VHDL語(yǔ)言加以描述：

根據(jù)此程序，我們可以得到隨機(jī)單輸入跳變測(cè)試矢量生成器的RTL級(jí)電路。圖2為生成的序列仿真波形。

圖2 隨機(jī)單輸入跳變測(cè)試序列Fig.2 Random single input change testing sequence

結(jié)果表明，在FPGA集成化設(shè)計(jì)環(huán)境下使用EP1C6Q240C8器件，所使用的全部邏輯元件不超過1%。實(shí)驗(yàn)生成的測(cè)試序列能夠產(chǎn)生很小的海明距離，可以降低被測(cè)電路的開關(guān)翻轉(zhuǎn)活動(dòng)率，從而提高測(cè)試向量之間的相關(guān)性和優(yōu)化設(shè)計(jì)，實(shí)現(xiàn)測(cè)試期間的低功耗。

4 結(jié)束語(yǔ)

近年來的研究表明，測(cè)試向量的優(yōu)劣直接決定著被測(cè)試電路的功耗。文中從提高測(cè)試向量之間的相關(guān)性和減少測(cè)試向量的海明距離兩個(gè)方面，設(shè)計(jì)了一種基于FPGA的隨機(jī)單輸入跳變測(cè)試向量生成器。所產(chǎn)生的測(cè)試向量序列兼具了隨機(jī)性和相關(guān)性的特點(diǎn)，可以降低被測(cè)電路的WSA，從而達(dá)到降低測(cè)試功耗的目的。

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