陳 娟，陳 鑫

(1.南京工程高等職業(yè)學(xué)校電子工程系，南京 211135;2.南京航空航天大學(xué)電子信息工程學(xué)院，南京 210016)

最近幾年，數(shù)字鎖相環(huán)［1］廣泛應(yīng)用于嵌入式芯片的時(shí)鐘產(chǎn)生電路。與傳統(tǒng)的電荷泵鎖相環(huán)相比，數(shù)字鎖相環(huán)用時(shí)間-數(shù)字轉(zhuǎn)換器替代了電荷泵［2］，用數(shù)字濾波器替代了由電容組成的模擬濾波器［3］，用數(shù)控振蕩器取代了壓控振蕩器［4］。因此，在數(shù)字鎖相環(huán)中，從時(shí)間-數(shù)字轉(zhuǎn)換器［5］的輸出到數(shù)控振蕩器的輸入，傳遞的都是數(shù)字信號(hào)，提高了信號(hào)對(duì)數(shù)字切換噪聲的抗干擾能力。

但是，和模擬鎖相環(huán)一樣，數(shù)字鎖相環(huán)在設(shè)計(jì)過(guò)程中，也需要對(duì)電路的結(jié)構(gòu)進(jìn)行仔細(xì)的仿真和驗(yàn)證。由于數(shù)字鎖相環(huán)自身的特性，數(shù)字鎖相環(huán)的結(jié)構(gòu)非常多變［6-7］。如果在電路完成之后再基于晶體管級(jí)仿真［4］，每次設(shè)計(jì)迭代的時(shí)間將會(huì)十分漫長(zhǎng)。

為了能夠快速建模并仿真，研究者提出了多種快速建模方案。文獻(xiàn)［8］直接利用所編寫(xiě)的VHDL 代碼對(duì)電路的數(shù)字模塊進(jìn)行仿真，并取得良好的精度。為了解決模擬模塊的快速仿真問(wèn)題，文獻(xiàn)［9］對(duì)數(shù)控LC 振蕩器系統(tǒng)進(jìn)行了行為級(jí)建模。文獻(xiàn)［10］對(duì)數(shù)控振蕩器和時(shí)間數(shù)字轉(zhuǎn)換器對(duì)了行為級(jí)建模，文獻(xiàn)［11-12］基于S 域?qū)︽i相環(huán)電路進(jìn)行了建模。

但是，目前尚未有對(duì)鎖相環(huán)頻率捕獲過(guò)程進(jìn)行快速高精度建模的方法。本文針對(duì)數(shù)字鎖相環(huán)［13-14］數(shù)模電路混合的特點(diǎn)，數(shù)字模塊直接用其可綜合的Verilog 設(shè)計(jì)代碼作為仿真輸入文件，對(duì)于模擬模塊則根據(jù)其仿真結(jié)果基于Verilog-A 進(jìn)行行為級(jí)建模，最后利用Spectre Verilog模擬器進(jìn)行了數(shù)?；旌戏抡妗Ｔ摲抡娣椒ǖ奶攸c(diǎn)在于建模速度快和仿真精度高。首先，數(shù)字模塊直接用其設(shè)計(jì)代碼進(jìn)行系統(tǒng)仿真，不需要額外花費(fèi)時(shí)間進(jìn)行建模，并且仿真結(jié)果和實(shí)際結(jié)果基本一致。其次，Verilog-A 是專(zhuān)門(mén)用于模擬電路來(lái)的建模語(yǔ)言，利用該語(yǔ)言建?？梢杂行?duì)模擬模塊的各種電路特性進(jìn)行建模。最終的鎖相環(huán)頻率捕獲仿真結(jié)果也表明，該行為級(jí)仿真可以精確地對(duì)鎖相環(huán)進(jìn)行系統(tǒng)級(jí)的仿真，有效減少鎖相環(huán)在設(shè)計(jì)過(guò)程中的迭代時(shí)間。

1 數(shù)字鎖相環(huán)的行為級(jí)模型

數(shù)字鎖相環(huán)是數(shù)?；旌想娐罚鐖D1所示，其電路結(jié)構(gòu)主要包括:鑒相鑒頻器(PFD)、時(shí)間-數(shù)字轉(zhuǎn)換器(TDC)、數(shù)字濾波器(Digital LF)、數(shù)控振蕩器(DCO)和時(shí)鐘分頻器(DIV)。其中，數(shù)控振蕩器是模擬電路，它根據(jù)輸入的控制字，輸出高頻時(shí)鐘。其他模塊都是數(shù)字電路。

圖1 數(shù)字鎖相環(huán)框圖

數(shù)字鎖相環(huán)的工作原理為:首先由鑒相鑒頻器檢測(cè)其參考時(shí)鐘和分頻時(shí)鐘之間的相位差，產(chǎn)生與之相同寬度的脈沖信號(hào)。該脈沖信號(hào)經(jīng)過(guò)時(shí)間-數(shù)字轉(zhuǎn)換器，轉(zhuǎn)換成數(shù)字信號(hào)，數(shù)字信號(hào)經(jīng)過(guò)數(shù)字濾波器被濾去高頻成分后，再送往數(shù)控振蕩器，控制其振蕩頻率。數(shù)控振蕩器輸出的高頻時(shí)鐘經(jīng)過(guò)時(shí)鐘分頻器分頻后反饋到鑒相鑒頻器，與參考時(shí)鐘進(jìn)行比較。

根據(jù)數(shù)字鎖相環(huán)各個(gè)模塊的特點(diǎn)，其中數(shù)控振蕩器的行為級(jí)模型由Verilog-A 語(yǔ)言設(shè)計(jì)，而其它各模塊的行為級(jí)模型均是由Verilog 語(yǔ)言設(shè)計(jì)完成。

1.1 鑒相鑒頻器

圖2 PFD 的結(jié)構(gòu)圖

鑒相鑒頻器［15］的結(jié)構(gòu)圖可見(jiàn)圖2。它由兩個(gè)邊沿觸發(fā)、帶復(fù)位的D 觸發(fā)器組成，觸發(fā)器的D 輸入端都接邏輯“1”。A和B 作為觸發(fā)器的時(shí)鐘。如果QA和QB 的起始值都為0 且A 由低變高，則QA輸出高電平。接著若B 也由低變高，于是QB 也輸出高電平，則與門(mén)使兩個(gè)觸發(fā)器復(fù)位。

根據(jù)PFD 的結(jié)構(gòu)圖，可以很容易完成PFD 的Verilog 設(shè)計(jì)，限于篇幅，在此不給出其Verilog 代碼。

1.2 時(shí)間－數(shù)字轉(zhuǎn)換器

時(shí)間-數(shù)字轉(zhuǎn)換器電路的作用是將PFD 輸出的脈沖信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。本文仿真的TDC 結(jié)構(gòu)是由DCO 輸出時(shí)鐘驅(qū)動(dòng)的計(jì)數(shù)器。假設(shè)環(huán)形DCO 的級(jí)數(shù)為9，那么DCO 可以產(chǎn)生9個(gè)不同相位的時(shí)鐘。因?yàn)檫@9個(gè)不同相位時(shí)鐘驅(qū)動(dòng)的計(jì)數(shù)器計(jì)數(shù)結(jié)果最多只相差1。因此，可以用1個(gè)大計(jì)數(shù)器，8個(gè)小計(jì)數(shù)器共9個(gè)計(jì)數(shù)器組成一個(gè)精度很高的TDC 電路。大計(jì)數(shù)器用來(lái)保存實(shí)際的計(jì)數(shù)結(jié)果，小計(jì)數(shù)器用-1，0或者1 來(lái)表示和大計(jì)數(shù)器計(jì)數(shù)結(jié)果相差的情況。最后，TDC 統(tǒng)計(jì)的值為:大計(jì)數(shù)器的值乘以九，再加上所有小計(jì)數(shù)器的輸出結(jié)果。主要代碼如下:

由于SpectreVerilog模擬器不支持Signed 的標(biāo)識(shí)，因此，在Spectre 環(huán)境下編寫(xiě)Verilog 行為級(jí)模型時(shí)，需要自行處理符號(hào)位。

1.3 數(shù)字濾波器

TDC 產(chǎn)生的數(shù)字信號(hào)經(jīng)過(guò)數(shù)字濾波器時(shí)，濾波器將濾除不需要的高頻信號(hào)部分，作為振蕩器的控制信號(hào)。用Verilog 語(yǔ)言描述該數(shù)字濾波器，仿真得到的結(jié)果與用電路圖設(shè)計(jì)所得到的結(jié)果是相同的。

1.4 數(shù)控振蕩器(DCO)

DCO 的行為級(jí)模型由Verilog-A 語(yǔ)言完成，這是因?yàn)镈CO 的抖動(dòng)特性可以通過(guò)Verilog-A 語(yǔ)言來(lái)仿真。主要的代碼描述為:

Verilog-A和Verilog 的語(yǔ)法規(guī)則基本一致，但仍有一些不同之處，在建立行為級(jí)設(shè)計(jì)時(shí)需要注意:第1，Verilog-A 不支持總線定義。第2，Verilog-A不允許信號(hào)瞬變，因此需要利用transition 函數(shù)定義信號(hào)的上升下降時(shí)間。

2 數(shù)模混合仿真

等到各個(gè)模塊的行為級(jí)模型建立以后，在Virtuoso 中建立schematic 圖，并用線將各個(gè)模塊連接起來(lái)。此外，還需在mixed-signal opt.選項(xiàng)選擇開(kāi)關(guān)閾值電壓。否則，會(huì)造成數(shù)模信號(hào)無(wú)法正確轉(zhuǎn)換，使得整個(gè)仿真出現(xiàn)錯(cuò)誤。圖3 是鎖相環(huán)仿真電路圖，電路仿真時(shí)間是20μs，實(shí)際仿真時(shí)間744 s。該圖的第1個(gè)信號(hào)是參考時(shí)鐘信號(hào)REFCLK，第2個(gè)信號(hào)是分頻時(shí)鐘后的信號(hào)DIVCLK。第3個(gè)是鑒相鑒頻器輸出的相位差PhaseERRor。從第3個(gè)信號(hào)可以看出該鎖相環(huán)相位逐漸鎖定的過(guò)程，這和基于晶體管級(jí)的Spice 仿真結(jié)果是一致的。

圖3 鎖相環(huán)仿真電路圖

3 總結(jié)

本文采用數(shù)?；旌显O(shè)計(jì)的方法，在Cadence 公司軟件環(huán)境下，用Verilog-A和Verilog 兩種硬件描述語(yǔ)言共同實(shí)現(xiàn)了鎖相環(huán)電路的行為級(jí)模型的設(shè)計(jì)和仿真。采用數(shù)?；旌系脑O(shè)計(jì)方法，可以有效縮短仿真時(shí)間，并減少仿真過(guò)程中的誤差積累。通過(guò)在實(shí)際PLL 電路設(shè)計(jì)中的應(yīng)用驗(yàn)證了該方法的可行性，值得推廣。

［1］Wang Ping-Ying，Zhan Jing-Hong Conan，Chang Hsiang-Hui，et al.A Digital Intensive Fractional-N PLL and All-Digital Self-Calibration Schemes［J］.IEEE Journal of Solid-State Circuits，2009，44(8):2182-2192.

［2］程知群，朱雪芳，周云芳.鎖相環(huán)中克服非理想因素的鑒相器和電荷泵設(shè)計(jì)［J］.電子器件，2010，33(4):442-446.

［3］林之恒，侯政雄，田秋霜，等.一種LC 型CMOS 射頻帶通濾波器及其自動(dòng)調(diào)諧［J］.電子器件，2010，33(6):691-695.

［4］張大會(huì)，張紅強(qiáng)，王斐，等.2.06 GHz～3.43 GHz 自校準(zhǔn)頻率綜合器設(shè)計(jì)［J］.電子器件，2011，34(4):419-423.

［5］Volodymyr Kratyuk，Pavan Kumar Hanumolu，Kerem Ok，et al.A Digital PLL with a Stochastic Time-to-Digital Converter［J］.IEEE Transcations on Circuits and SystemsⅠ，2009，56(8):1612-1621.

［6］Wu Chia-Tsun，Shen Wen-Chung，Wang Wei，et al.A Two-Cycle Lock-in Time ADPLL Design Based on a Frequency Estimation Algorithm［J］.IEEE Trans.Circuits Syst.Ⅱ，2010，57(6):430-434.

［7］Xu Liangge，Kari Stadius，Jussi Ryyn?nen.An All-Digital PLL Frequency Synthesizer with an Improved Phase Digitization Approach and an Optimized Frequency Calibration Technique［J］.IEEE Trans.Circuits Syst.I，2012，59(12):1-14.

［8］張喆元，朱勁.一種新型數(shù)字鎖相環(huán)的建模和實(shí)現(xiàn)［J］.電子技術(shù)研發(fā)，2010(6):19-21.

［9］周郭飛，蘇厲，金德鵬，等.基于Verilog-A 數(shù)控LC 振蕩器系統(tǒng)的行為級(jí)建模［J］.集成電路設(shè)計(jì)與開(kāi)發(fā)，2009，34(4):375-380.

［10］Ihor Harasymiv，Manfred Dietrich，Uwe Kn?chel.Fast Mixed-Mode PLL Simulation Using Behavioral Baseband Models of Voltage-Controlled Oscillators and Frequency Dividers［C］//SM2ACD，2010:1-6.

［11］Jingchang Nan，Jianwei Ren，Mifang Cong，et al.Design of PLL Behavioral Model Based on the Verilog-A［C］//2011:380-383.

［12］田歡歡，張海英.全數(shù)字鎖相環(huán)非數(shù)字模塊仿真模型分析與建立［J］.微電子學(xué)與計(jì)算機(jī)，2011，28(11):57-60.

［13］Olsson T，Nilsson P.A Digitally Controlled PLL for SoC Applications［J］.IEEE Journal of Solid-State Circuits，2004，39(5):751-760.

［14］Mendel S，Vogel C，Da Dalt N，et al.A Phase-Domain All-Digital Phase-Locked Loop Architecture without Reference Clock Retiming［J］.IEEE Trans.Circuits Syst.Ⅱ，Exp.Briefs，2009，56(11):860-864.

［15］Best R.Phase-Locked Loops-Design，Simulation，and Applications［M］.5th Ed.，McGraw-Hill，2003.