楊延飛 楊銀堂 朱樟明 周 端

①(西安電子科技大學(xué)微電子研究所 西安 710071)

②(西安電子科技大學(xué)計(jì)算機(jī)學(xué)院 西安 710071)

1 引言

隨著集成電路工藝的發(fā)展，傳統(tǒng)的同步電路設(shè)計(jì)面臨由全局時(shí)鐘引起的一系列設(shè)計(jì)問題[1]。由于異步電路采用握手協(xié)議代替時(shí)鐘信號(hào)，避免了全局時(shí)鐘引起的各種問題，因而成為設(shè)計(jì)者新的選擇[2]。異步流水線是建立高速異步系統(tǒng)的主要技術(shù)之一，其中零協(xié)議邏輯(NULL Convention Logic, NCL)流水線[3]因延時(shí)不敏感特性、設(shè)計(jì)簡(jiǎn)單等特點(diǎn)被廣泛應(yīng)用設(shè)計(jì)各種運(yùn)算電路[4,5]。但是傳統(tǒng)的 NCL流水線每個(gè)數(shù)據(jù)周期內(nèi)有效數(shù)據(jù)(DATA)和空(NULL)信號(hào)交替輸入，導(dǎo)致流水線吞吐量大幅下降。現(xiàn)有多種技術(shù)優(yōu)化NCL流水線，文獻(xiàn)[6]采用提前完備檢測(cè)技術(shù)提升吞吐量；文獻(xiàn)[7,8]主要優(yōu)化流水線靜態(tài)功耗；文獻(xiàn)[9]以較大的面積代價(jià)提升流水線性能。文獻(xiàn)[10,11]的設(shè)計(jì)方法則適合應(yīng)用于延時(shí)最長(zhǎng)的一級(jí)流水線，進(jìn)而提升整個(gè)流水線的吞吐量。

本文提出一種基于串并結(jié)合工作方式的 NCL流水線。采用獨(dú)特的多閾值半靜態(tài) NCL(Multi-Threshold Semi-static NCL, MTSNCL )閾值門建立異步組合邏輯，以實(shí)現(xiàn)流水線級(jí)內(nèi)并行、級(jí)間串行的工作方式，有效地提升流水線性能。

2 并行完備NCL流水線設(shè)計(jì)

2.1 MTSNCL閾值門設(shè)計(jì)

圖1所示為本文提出的MTSNCL閾值門結(jié)構(gòu)，以 TH23門為例。圖中圓形星狀線標(biāo)注的晶體管為高閾值晶體管，由sl(sleep, 休眠信號(hào))及其反向信號(hào)所控制，該信號(hào)由流水線內(nèi)部產(chǎn)生。當(dāng)sl為0時(shí)，T2和T3導(dǎo)通而T1 和T4關(guān)斷，執(zhí)行傳統(tǒng)TH23門的邏輯功能。反之，當(dāng)sl為1時(shí)，T1和T4導(dǎo)通而T2 和T3關(guān)斷，閾值門進(jìn)入休眠模式且輸出dout為 0。此時(shí)，閾值門中的上拉鏈和下拉鏈均被高閾值晶體管短路，GND和VDD之間為漏電流很小的高閾值晶體管，有效地減小了閾值門的靜態(tài)功耗。由于在休眠模式下，電路中的高閾值晶體管同時(shí)具有保持功能。因此圖中閾值門不包含狀態(tài)保持模塊也可正常工作。

2.2 并行完備流水線結(jié)構(gòu)

圖2所示為本文提出的NCL流水線，圖中每級(jí)流水線由MTSNCL組合邏輯、NCL寄存器、完備檢測(cè)及休眠信號(hào)產(chǎn)生電路組成。以第N級(jí)流水線為例，休眠信號(hào)產(chǎn)生電路的輸入信號(hào)(Zt_0)n和(Zt_1)n是經(jīng)過第N級(jí)流水線組合邏輯和寄存器的延時(shí)最長(zhǎng)的一位雙軌數(shù)據(jù)。當(dāng)(Zt_0)n和(Zt_1)n中有一位為1時(shí)，輸出Zn為1，表示本級(jí)組合邏輯輸出的所有數(shù)據(jù)已經(jīng)正確存儲(chǔ)；當(dāng)(Zt_0)n和(Zt_1)n均為0時(shí)表示本級(jí)組合邏輯和寄存器復(fù)位完畢且輸出空。該模塊的另一輸入信號(hào)Dn來自本級(jí)完備檢測(cè)模塊，Dn為 1，表示本級(jí)輸入的所有有效數(shù)據(jù)已正確接收，為0表示本級(jí)輸入均為零。由圖2可看出，只有在Dn和Zn均為1時(shí)，輸出sl才為1，即本級(jí)組合邏輯的復(fù)位只有在輸入數(shù)據(jù)正確接收且輸出數(shù)據(jù)正確存儲(chǔ)后才會(huì)啟動(dòng)，而只要輸入或輸出復(fù)位完畢，組合邏輯就會(huì)立刻進(jìn)入工作狀態(tài)。

本文流水線的工作原理為：數(shù)據(jù)輸入第N級(jí)流水線后，完備檢測(cè)和數(shù)據(jù)處理并行進(jìn)行，sl信號(hào)和應(yīng)答信號(hào) ko的產(chǎn)生依賴于完備檢測(cè)和數(shù)據(jù)處理時(shí)間較長(zhǎng)者。若完備檢測(cè)的時(shí)間較長(zhǎng)，那么 sl和 ko將在完備檢測(cè)完成后產(chǎn)生。反之，若數(shù)據(jù)處理時(shí)間較長(zhǎng)，那么sl和ko將在數(shù)據(jù)被完整存儲(chǔ)后產(chǎn)生，以確保數(shù)據(jù)的正確處理。當(dāng)數(shù)據(jù)處理完畢后，sl為1，進(jìn)行本級(jí)組合邏輯和輸出寄存器的復(fù)位，本級(jí)輸出為零。同時(shí)ko為0，通知前級(jí)寄存器數(shù)據(jù)存儲(chǔ)完成，可輸出NULL信號(hào)。

圖3所示為第N級(jí)流水線的完備檢測(cè)電路，由標(biāo)準(zhǔn)完備檢測(cè)電路和反向TH22門組成。標(biāo)準(zhǔn)完備檢測(cè)電路在檢測(cè)本級(jí)輸入正確性的同時(shí)保證前級(jí)輸出的完備性。只有當(dāng)所有的輸入數(shù)據(jù)都正確接收后，輸出Dn才為1。輸入Zn由休眠信號(hào)產(chǎn)生電路輸出，Zn為1時(shí)，表示本級(jí)寄存器已完成數(shù)據(jù)的存儲(chǔ)。本級(jí)應(yīng)答信號(hào)ko由反向TH22門輸出。當(dāng)Zn和Dn均為1時(shí)，本級(jí)流水線完成數(shù)據(jù)處理和存儲(chǔ)，此時(shí) ko為0，通知前級(jí)可以開始空周期的處理。當(dāng)Zn和Dn均為0時(shí)，ko為1，本級(jí)完成復(fù)位，并通知前級(jí)可以接收新的有效數(shù)據(jù)。與標(biāo)準(zhǔn)流水線不同的是，本文流水線中本級(jí)輸出數(shù)據(jù)的完備性是由下一級(jí)完備檢測(cè)電路保證的。

2.3 流水線分析

圖1 多閾值TH23邏輯門

圖2 多閾值并行完備流水線

圖4所示為本文流水線的握手時(shí)序圖，以第N級(jí)為例。圖中dinN和doutN分別表示第N級(jí)流水線的輸入和輸出數(shù)據(jù)。初始化后應(yīng)答信號(hào) koN為高電平，等待有效數(shù)據(jù)的輸入。當(dāng)數(shù)據(jù)輸入后，完備檢測(cè)和組合邏輯運(yùn)算并行進(jìn)行，而slN必須在數(shù)據(jù)計(jì)算完成并有效存儲(chǔ)，同時(shí)本級(jí)完備檢測(cè)結(jié)束后才輸出為高電平。如圖中所示，在DN和ZN均為高電平后才引起slN有效，電路進(jìn)入低功耗的空狀態(tài)。由時(shí)序圖中可看出，組合邏輯的復(fù)位是由slN控制，而電路進(jìn)入空周期則是由應(yīng)答信號(hào)koN引起的。

數(shù)據(jù)到數(shù)據(jù)周期時(shí)間(DATA-to-DATA cycle time)TDD是表征NCL流水線性能的一個(gè)重要參數(shù)，

圖3 完備檢測(cè)電路(第N級(jí))

圖4 本文流水線握手時(shí)序圖(第N級(jí))

定義為每級(jí)流水線從當(dāng)前有效數(shù)據(jù)輸入到下一次有效數(shù)據(jù)輸入的時(shí)間。由于標(biāo)準(zhǔn)NCL流水線中信號(hào)總是依次經(jīng)過組合邏輯、存儲(chǔ)單元和完備檢測(cè)。假設(shè)每級(jí)流水線組合邏輯和完備檢測(cè)時(shí)間相同，則其周期時(shí)間為

式(1)中TDATAi+th22和TNULLi+th22分別表示 DATA和NULL信號(hào)經(jīng)過第i級(jí)組合邏輯和寄存器的時(shí)間，TCDDi和TCDNi分別為DATA和NULL信號(hào)經(jīng)過第i級(jí)完備檢測(cè)電路的時(shí)間。相比較于標(biāo)準(zhǔn)流水線的串行工作方式，本文流水線中信號(hào)的處理和存儲(chǔ)與信號(hào)的完備檢測(cè)是并行進(jìn)行的。若采用相同的參數(shù)表述，由圖4可知本文提出的流水線周期時(shí)間為

式(2)中所相加的時(shí)間項(xiàng)個(gè)數(shù)少于式(1)，表明本文設(shè)計(jì)的流水線在傳輸數(shù)據(jù)時(shí)不再依次串行通過每個(gè)功能塊，每級(jí)流水線內(nèi)采用并行工作方式，提升了吞吐量。

3 仿真結(jié)果和性能分析

3.1 流水線功能驗(yàn)證

基于 SMIC 0.18 μm 標(biāo)準(zhǔn) CMOS工藝，采用Cadence Spectre對(duì)本文流水線仿真驗(yàn)證，電源電壓為1.8 V。流水線組合邏輯使用一位NCL全加器，級(jí)數(shù)為4級(jí)，圖5所示為部分仿真波形。圖中Zt0_0和Zt0_1為信號(hào)經(jīng)過第1級(jí)流水線組合邏輯和寄存器延時(shí)最長(zhǎng)的一位雙軌輸出，Z0_0和Z0_1為流水線最終輸出的首位雙軌數(shù)據(jù)。Z1為Zt0_0和Zt0_1兩信號(hào)或操作后的輸出，D1則為第1級(jí)流水線完備檢測(cè)模塊中標(biāo)準(zhǔn)完備檢測(cè)電路的輸出。初始化后應(yīng)答信號(hào) ko1為 1，請(qǐng)求輸入數(shù)據(jù)。數(shù)據(jù)進(jìn)入組合邏輯的同時(shí)開始完備檢測(cè)，D1為1時(shí)表示數(shù)據(jù)正確輸入。當(dāng)Z1為1時(shí)表示首級(jí)流水線計(jì)算并存儲(chǔ)完畢，此時(shí)sl1為1，開始本級(jí)組合邏輯和寄存器的復(fù)位。在D1和Z1均為1后ko1為0，通知前級(jí)可輸入NULL信號(hào)。由波形圖可看出，本文流水線信號(hào)的處理、存儲(chǔ)與信號(hào)的完備檢測(cè)是并行進(jìn)行的。

圖5 部分仿真波形圖(4級(jí))

3.2 流水線性能比較分析

基于相同的測(cè)試平臺(tái)，分別對(duì)文獻(xiàn)[12]中的標(biāo)準(zhǔn)流水線、文獻(xiàn)[9]提出的流水線和本文的流水線進(jìn)行了仿真比較。測(cè)試時(shí)采用 NCL串行進(jìn)位全加器(Ripple full-Adder, RA)作為組合邏輯。表1給出了基于不同位寬RA下3種流水線的周期及吞吐量。由于異步電路的性能取決于平均性能[10]，測(cè)試時(shí)各流水線的TDD為不同輸入向量下的平均值。由表 1可看出，隨著RA位數(shù)增加，本文流水線吞吐量提升率越高。由于RA位數(shù)增加，每級(jí)流水線的組合邏輯延時(shí)和完備檢測(cè)時(shí)間均增加。對(duì)比2.3節(jié)式(1)和式(2)可知，隨著延時(shí)的增加，本文提出的流水線吞吐量提升越高。當(dāng)組合邏輯為4位RA時(shí)，相比較于文獻(xiàn)[9]和標(biāo)準(zhǔn)流水線，吞吐量分別提升了45.6% 和62.8%。

圖6所示為不同位寬RA下3種流水線的靜態(tài)功耗和面積比較，圖 6(a)為不同級(jí)數(shù)下流水線的靜態(tài)功耗，圖6(b)為相應(yīng)的面積。由圖6可看出，文獻(xiàn)[9]的流水線靜態(tài)功耗最小，但面積最大。由于該流水線采用靜態(tài)實(shí)現(xiàn)方式，相比于半靜態(tài)NCL門，靜態(tài)NCL門具有更小的靜態(tài)功耗，但是設(shè)計(jì)復(fù)雜且面積較大。因此靜態(tài)功耗雖然顯著減小，卻需要更大的面積和動(dòng)態(tài)功耗。而本文流水線采用MTSNCL邏輯，降低靜態(tài)功耗的同時(shí)面積和動(dòng)態(tài)功耗代價(jià)較小。由圖中可看出，當(dāng)4級(jí)流水線的組合邏輯為 4位RA時(shí)，相比較于標(biāo)準(zhǔn)NCL流水線，本文流水線的靜態(tài)功耗減小了40.5%，而面積僅增加了9.3%。

圖6 流水線靜態(tài)功耗和面積比較

表1 流水線性能比較

4 結(jié)束語

本文提出了一種并行完備異步流水線。首先給出流水線所需的NCL閾值門，采用新閾值門建立異步組合邏輯，使每級(jí)流水線的數(shù)據(jù)處理和完備檢測(cè)并行進(jìn)行，實(shí)現(xiàn)流水線級(jí)內(nèi)并行、級(jí)間串行的工作方式。這種串并結(jié)合的工作方式在有效縮短流水線周期，提升吞吐量的同時(shí)，降低了流水線空周期時(shí)的靜態(tài)功耗。實(shí)驗(yàn)比較結(jié)果顯示，本文流水線具有周期短，吞吐量高，靜態(tài)功耗低的特點(diǎn)，適用于納米工藝下高速異步NCL流水線系統(tǒng)設(shè)計(jì)。

[1]Rajaram A and Pan D Z. Robust chip-level clock tree synthesis[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2011, 30(6): 877-890.

[2]彭瑤, 周端, 楊銀堂, 等. 一種高速延時(shí)無關(guān)片上異步轉(zhuǎn)同步通信接口的設(shè)計(jì)[J]. 電子與信息學(xué)報(bào), 2011, 33(4): 938-944.

Peng Y, Zhou D, Yang Y T,et al..A novel high-speed delay-independent asynchronous to synchronous communication interface[J].Journal of Electronics&Information Technology, 2011, 33(4): 938-944.

[3]Fant K M and Brandt S A. NULL convention logic: a complete and consistent logic for asynchronous digital circuit synthesis[C]. Proceedings of International Conference on Application Specific Systems, Architectures and Processors,Chicago, IL, 1996: 261-273.

[4]Sankar R, Kadiyala V, Bonam R,et al.. Implementation of static and semi-static versions of a bit-wise pipelined dual-rail NCL 2s complement multiplier[C]. 2007 IEEE Region 5 Technical Conference, Fayetteville, Arkansas, 2007: 59-64.

[5]Mallepalli S R, Kakarla S, Burugapalli S,et al..Implementation of static and semi-static versions of a 24+8×8 quad-rail NULL convention multiply and accumulate Unit[C]. 2007 IEEE Region 5 Technical Conference, Fayetteville, Arkansas, 2007: 53-58.

[6]Smith S C. Speedup of self-timed digital systems using early completion[C]. IEEE Computer Society Annual Symposium on VLSI, Pittsburgh, PA, 2002: 98-104.

[7]Bailey A D, Jia Di, Smith S C,et al.. Ultra-low power delay-insensitive circuit design[C]. The 51st Midwest Symposium on Circuits and Systems, Knoxville, TN, 2008:503-506.

[8]Bailey A D, Al Zahrani A, Fu G Y,et al.. Multi-threshold asynchronous circuit design for ultra-low power[J].Journal of Low Power Electronics,2008, 4(3): 337-348.

[9]Al Zahrani A, Bailey A D, Fu G Y,et al.. Glitch-free design for multi-threshold CMOS NCL circuits[C]. Proceedings of the ACM Great Lakes Symposium on VLSI, Boston Area,MA, 2009: 215-220.

[10]Smith S C. Speedup of NULL convention digital circuits using NULL cycle reduction[J].Journal of System Architecture, 2006, 52(7): 411-422.

[11]Guan X G, Zhou D, and Yang Y T. Optimization design of a full asynchronous pipeline circuit based on null convention logic[J].Journal of Semiconductors, 2009, 30(7): 075010-6.

[12]Kakarla S and Al Assadi W K. Testing of asynchronous NULL conventional logic (NCL) circuits[C]. 2008 IEEE Region 5 Conference, Kansas City, MO, 2008: 1-6.