李獻(xiàn)球

(中國衛(wèi)星導(dǎo)航定位應(yīng)用管理中心，北京100088)

1 引言

衛(wèi)星導(dǎo)航涉及千家萬戶，各類用戶不斷對其提出更高的精度、完好性、連續(xù)性、可用性等要求。地面系統(tǒng)作為衛(wèi)星導(dǎo)航系統(tǒng)的監(jiān)制中心，需要對導(dǎo)航衛(wèi)星的工作狀態(tài)實現(xiàn)24*7小時的全天候、全時段監(jiān)控，并且能夠為地面工作人員決策提供快速分析結(jié)果，這就對導(dǎo)航衛(wèi)星信號數(shù)據(jù)采集系統(tǒng)提出了新的要求。

傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)多采用CPCI架構(gòu)，數(shù)據(jù)采集、數(shù)據(jù)分析、數(shù)據(jù)存儲、數(shù)據(jù)回放各部分相分離。這種結(jié)構(gòu)雖然設(shè)計簡單，穩(wěn)定性高，但是卻具有傳輸帶寬低，采集速率低，系統(tǒng)體積大，維護(hù)困難等一系列缺點(diǎn)。針對導(dǎo)航衛(wèi)星信號數(shù)據(jù)采集的新要求，提出一種集成了采集、分析、存儲、回放為一體的高速數(shù)據(jù)采集系統(tǒng)。

該系統(tǒng)采用PCIe架構(gòu)，整個系統(tǒng)除機(jī)箱外，僅需要兩套PCIe板卡。一套PCIe板卡采用背底板結(jié)構(gòu)，可以完成數(shù)據(jù)采集、數(shù)據(jù)實時處理、數(shù)據(jù)回放等功能，帶寬為全雙工1GB;另一套PCIe板卡為固態(tài)存儲板卡，采用全flash代替?zhèn)鹘y(tǒng)的磁盤完成數(shù)據(jù)存儲，帶寬為全雙工900MB。

2 系統(tǒng)設(shè)計

為了提高系統(tǒng)實現(xiàn)的靈活性，降低系統(tǒng)實現(xiàn)難度，采集板卡系統(tǒng)采用了背底板結(jié)構(gòu)［1］。背板主要實現(xiàn)信號采集和信號處理功能，底板主要實現(xiàn)與上位機(jī)之間的數(shù)據(jù)傳輸功能，背板與底板之間采用高速并行傳輸接口相連接。系統(tǒng)有兩種工作模式:采集模式和回放模式。采集模式下，背板信號處理單元處理AD采集的信號并進(jìn)行處理，然后將處理結(jié)果傳輸?shù)缴衔粰C(jī)顯示和將采集的數(shù)據(jù)傳輸?shù)缴衔粰C(jī)保存;回放模式下，背板信號處理單元處理上位機(jī)回傳下來的數(shù)據(jù)，同時將處理結(jié)果上傳到上位機(jī)進(jìn)行顯示。采集板卡系統(tǒng)的系統(tǒng)實現(xiàn)框圖如圖1所示。

圖1 板卡系統(tǒng)框圖

3 電路設(shè)計

在整個系統(tǒng)中，背板FPGA承擔(dān)了大量的信號處理任務(wù)，而底板FPGA主要實現(xiàn)邏輯功能，因此器件選型時有所側(cè)重。背板FPGA選擇Xilinx公司生產(chǎn)的Virtex5系列XC5VSX95T，它片內(nèi)集成了8Mb的BlockRAM，同時有640個DSP48E Slice資源，非常適合于實現(xiàn)復(fù)雜的信號處理算法。底板FPGA選擇XC5VLX50T，它集成了一個PCIe Endpoint Block，配合Xilinx IP核，可以快速實現(xiàn)PCIe X8接口。

底板承擔(dān)了背板與上位機(jī)進(jìn)行數(shù)據(jù)傳輸?shù)闹饕ぷ鳌Ｓ捎诓杉盘栴l率較高，有大量的數(shù)據(jù)需要傳輸?shù)缴衔粰C(jī)，因此系統(tǒng)采用了PCIe X8作為采集板卡系統(tǒng)與上位機(jī)的接口［2］。PCIE是新一代的總線接口，采用目前業(yè)內(nèi)流行的點(diǎn)對點(diǎn)串行連接，可以實現(xiàn)全雙工2GB/s的單方向理論傳輸速度。但由于PCIe屬于突發(fā)傳輸方式，并且突發(fā)傳輸?shù)臄?shù)據(jù)量比較大，無法用FPGA內(nèi)部的RAM緩存，因此需要用大容量緩存才能保證可靠傳輸［3］。而在回放模式下，PCIe同時有上行和下行的數(shù)據(jù)，因此需要用兩個大容量緩存分別存儲上行和下行的數(shù)據(jù)。

背板和底板之間采用了高速并行傳輸接口傳輸數(shù)據(jù)，這種接口是Xilinx公司研發(fā)的適合短距離大數(shù)據(jù)量傳輸?shù)男枨?，單向?shù)據(jù)傳輸速率可以達(dá)到2GB/s，實現(xiàn)時采用Xilinx公司的IP核，可以簡單快速地實現(xiàn)。

對于采集系統(tǒng)而言，時鐘是影響系統(tǒng)性能的關(guān)鍵。外部提供給系統(tǒng)的時鐘是一個由原子鐘產(chǎn)生的高穩(wěn)定度低頻率時鐘，而ADC所需要的時鐘是一個高頻率時鐘，因此需要用一個鎖相環(huán)將時鐘頻率提高。系統(tǒng)選用了AD9518進(jìn)行頻率合成，產(chǎn)生高頻率的采樣時鐘。AD9518是ADI公司生產(chǎn)的6通道高性能時鐘產(chǎn)生芯片，它的輸出時鐘抖動僅為225fS，通道與通道之間的時鐘可以保持高度的相位一致性，為實現(xiàn)系統(tǒng)的高性能奠定了基礎(chǔ)。

模數(shù)轉(zhuǎn)換器(ADC)是采集系統(tǒng)的關(guān)鍵器件之一。系統(tǒng)選用了 ADS6149實現(xiàn)數(shù)據(jù)轉(zhuǎn)換功能。ADS6149是一款量化精度為14位，采樣時鐘頻率高達(dá)250MHz的模數(shù)轉(zhuǎn)換器，具有優(yōu)異的性能。在最大采樣率工作時，它的總功率消耗僅為687mW，對實現(xiàn)系統(tǒng)的低功耗有重要影響。它內(nèi)部集成了直流偏置校正功能，能夠校正前端放大器引起的直流偏置。該芯片的輸出數(shù)字信號通過DDR方式傳輸?shù)紽PGA，這使同步時鐘信號頻率降低了一半，提高了傳輸可靠性。

4 FPGA程序設(shè)計

系統(tǒng)采用背底板的結(jié)構(gòu)實現(xiàn)其功能。按照系統(tǒng)功能劃分，背板主要實現(xiàn)信號采集和信號處理，底板主要用來實現(xiàn)總線控制協(xié)議，實現(xiàn)和上位機(jī)的交互。因此在器件選型方面，背板 FPGA選用XC5VSX95T，底板選用XC5VLX50T。

背板的程序主要包含AD芯片控制程序、時鐘芯片控制程序、信號處理模塊和背底板傳輸控制協(xié)議［4-5］。由于AD的采樣率為200M左右，且14位的AD數(shù)據(jù)經(jīng)過信號處理模塊后變成IQ數(shù)據(jù)，采樣率變?yōu)?0M，但是數(shù)據(jù)的位寬加倍到28位。并且為了區(qū)分三個通道的數(shù)據(jù)，需要在數(shù)據(jù)信息中添加標(biāo)志位。因此一個通道的數(shù)據(jù)量有160MB/s，三個通道的數(shù)據(jù)量總和約為480MB/s。再加上三路突發(fā)數(shù)據(jù)(瞬時數(shù)據(jù)率為160MB/s)，在背底板之間傳輸?shù)淖畲笏矔r速率為960MB/s。為了滿足這種高速突發(fā)的特性，在背底板之間的傳輸采用高速并行傳輸協(xié)議，17對差分線(16對數(shù)據(jù)線和一對時鐘線)，每一對差分線的端口速率為800Mb/s，理論最大速度可以達(dá)到1.6GB/s。

底板的程序主要包含并行傳輸協(xié)議的接收端、DDR2控制器和PCIE-DMA控制器。由于PCIE協(xié)議本身突發(fā)傳輸?shù)奶匦裕枰赑CIE端口放置大容量的緩存。PCIE-DMA控制器是全雙工鏈路，為了實現(xiàn)同時采集和回放的特性，需要在PCIE端口放置兩個DDR2控制器，分別給采集和回放使用?？紤]到硬件布局布線的難度和數(shù)據(jù)速率的關(guān)系，兩片DDR采用一個DDR模塊和一片DDR顆粒。如圖2所示。

圖2 FPGA結(jié)構(gòu)框圖

根據(jù)以上數(shù)據(jù)特點(diǎn)，總共有三種不同類型的數(shù)據(jù):AD數(shù)據(jù)、突發(fā)數(shù)據(jù)、命令數(shù)據(jù)。AD數(shù)據(jù)是持續(xù)的480MB/s數(shù)據(jù)流，突發(fā)數(shù)據(jù)約30s鐘傳輸一次，命令數(shù)據(jù)約為5MB/s的持續(xù)數(shù)據(jù)流。這三種數(shù)據(jù)在經(jīng)過并行傳輸端口后，已經(jīng)混在了一起，區(qū)分這三種數(shù)據(jù)只能根據(jù)各自的標(biāo)志位。這需要在上位機(jī)的層面上拆分，因此為了加快上位機(jī)的拆分速度，在底層利用一個較小容量的緩存對數(shù)據(jù)進(jìn)行打包。保證在1KB以內(nèi)的數(shù)據(jù)都是同一類型的數(shù)據(jù)，這樣上位機(jī)在進(jìn)行拆分時，就不用按照Byte流進(jìn)行掃描，而是以KB為單位進(jìn)行掃描［6］。

5 軟件設(shè)計

上位機(jī)軟件由PCIe驅(qū)動和應(yīng)用程序組成，其中PCIe驅(qū)動是硬件和應(yīng)用程序溝通的橋梁，應(yīng)用程序為用戶提供操作的界面。

圖3 整體系統(tǒng)框圖

5.1 PCIe驅(qū)動設(shè)計

驅(qū)動程序負(fù)責(zé)將用戶指令下發(fā)到硬件，并收集硬件相關(guān)信息上報到用戶。PCIe BAR0空間中自定義的寄存器，是驅(qū)動程序和硬件之間交互的紐帶。這些自定義的寄存器包括DMA物理連續(xù)緩存起始地址、DMA長度、DMA中斷使能、DMA開始結(jié)束的命令以及DMA傳輸過程中的設(shè)備狀態(tài)。在系統(tǒng)啟動時，驅(qū)動程序?qū)AR0空間中的寄存器值自動映射到內(nèi)存，并將邏輯首地址和邏輯地址偏移量告知用戶。用戶只需改變或者讀取邏輯地址中相應(yīng)的寄存器值就可以控制整個PCIe DMA的傳輸過程。

5.2 應(yīng)用程序設(shè)計

應(yīng)用程序主要完成以下功能:DMA數(shù)據(jù)的拆分與存儲、DMA數(shù)據(jù)的讀取和回放、用戶命令下發(fā)、數(shù)據(jù)隊列的建立和調(diào)度、USB數(shù)據(jù)傳輸及Socket傳輸?shù)膭?chuàng)建和調(diào)用。DMA數(shù)據(jù)的拆分與存儲是將采集到的DMA數(shù)據(jù)包按照不同的標(biāo)志位解析到不同的緩存之中，當(dāng)緩存達(dá)到容量8M的時候，將8M數(shù)據(jù)存入到相應(yīng)的文件之中或者通過數(shù)據(jù)隊列將數(shù)據(jù)送給用戶。DMA數(shù)據(jù)的讀取和回放是將磁盤文件中的數(shù)據(jù)讀取到已經(jīng)開辟好的物理連續(xù)緩存之中，并把緩存首地址和緩存長度寫入相應(yīng)的PCIe BAR0空間中的寄存器中，然后通知硬件將數(shù)據(jù)取走，并在中斷線程中等待DMA中斷的到來。用戶命令下發(fā)是將用戶對應(yīng)的命令，如用戶時間、復(fù)位等命令通過一定的交互手段下發(fā)到硬件。數(shù)據(jù)隊列的建立和調(diào)度是為了滿足用戶對某一類型的數(shù)據(jù)訪問時間不確定性的需求。另外，應(yīng)用程序還需要將USB接口上傳的數(shù)據(jù)通過Socket方式傳輸?shù)接脩粜枰腎P地址中。

6 結(jié)束語

提出了一種針對導(dǎo)航衛(wèi)星信號的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)基于PCIe架構(gòu)，集成了數(shù)據(jù)采集、處理、存儲和回放等功能。采集部分能夠采集瞬時最高960MB/s的數(shù)據(jù)，將其通過DSP處理之后，將數(shù)據(jù)存儲到全固態(tài)陣列上，并且能夠通過PCIe接口進(jìn)行數(shù)據(jù)回放。該系統(tǒng)具有數(shù)據(jù)采集率高，帶寬高，集成度高等優(yōu)點(diǎn)，可以推廣應(yīng)用到雷達(dá)、通訊、偵查等諸多高端應(yīng)用領(lǐng)域。

［1］ 劉興旺，沈緒榜.一種片上系統(tǒng)(SOC)時鐘同步設(shè)計方法［J］.微電子學(xué)與計算機(jī)，2005，22(9):170-172.

［2］ 顏建峰，吳寧.基于PCI總線的DMA高速數(shù)據(jù)傳輸系統(tǒng)［J］.電子科技大學(xué)學(xué)報，2007，36(5):858-861.

［3］ 馬鳴錦，朱劍冰，何紅旗，杜威.PCI、PCI-X和 PCI Express的原理及體系結(jié)構(gòu)［M］.北京:清華大學(xué)出版社，2007.

［4］ Wang Sen，Tang Bin，Zhu Jun.Distributed arithmetic for FIR filter design on FPGA［J］.Communications，Circuits and Systems，2007，13(11):620-623.

［5］ S Haykin.Adaptive Filter Theory，4m edition［M］.Upper Saddle River，NJ，Prentice Hall，2002.

［6］ J Gray.Designing a simple FPGA-Optimized RISC CPU and system-on-a-chip［J］.Fundamental Science and Application，2006，13(1):174-180.