解 放，羅 闖

(中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110032)

1 引言

現(xiàn)代CMOS工藝所實(shí)現(xiàn)的系統(tǒng)越來(lái)越復(fù)雜，工作速度越來(lái)越快，且工作電壓越來(lái)越低。雖然縮小器件的尺寸節(jié)省了芯片面積，降低了功耗，提高了本征速度，但由此引入的不同模塊間的串?dāng)_以及版圖設(shè)計(jì)中的非理想性，嚴(yán)重限制了系統(tǒng)的工作速度和精度，所以版圖設(shè)計(jì)是模擬電路設(shè)計(jì)的一個(gè)重要方面。

建立模擬電路版圖單元，有兩個(gè)原則:使芯片面積減至最小和將寄生器件對(duì)電路性能的影響降至最低。文中主要介紹模擬電路版圖布局中叉指晶體管、對(duì)稱性等，簡(jiǎn)要說(shuō)明電阻、電容的版圖實(shí)現(xiàn)，以及互連線的實(shí)現(xiàn)。

2 采用折疊方法的CMOS單元電路

在實(shí)際的MOS電路中有寄生電阻和電容。這類寄生參數(shù)主要由柵極形狀決定。由于柵極的面積由電路設(shè)計(jì)所決定，因此建立版圖單元不可能減小器件的柵電容，但是可通過(guò)調(diào)整器件的集合形狀以減小另一些寄生電容，如:pn結(jié)電容。對(duì)于模擬集成電路，由于節(jié)點(diǎn)電容的大小對(duì)電路的動(dòng)態(tài)性能有很大影響，因此采用并聯(lián)晶體管結(jié)構(gòu)后，MOS管在同樣寬長(zhǎng)比的情況下，由于采用了共用源漏區(qū)的結(jié)構(gòu)，大大減小了源漏區(qū)的總面積，因此減小了節(jié)點(diǎn)電容，同時(shí)減小了MOS器件的源極和漏極的PN結(jié)電容，有利于改善電路的動(dòng)態(tài)特性。

圖1 折疊結(jié)構(gòu)減小漏源pn結(jié)電容

根據(jù)經(jīng)驗(yàn)，采用折疊柵極的MOS管，每一個(gè)指狀晶體管寬度的選取要保證該晶體管的柵電阻小于其跨導(dǎo)的倒數(shù)。在低噪聲應(yīng)用中，柵的阻值應(yīng)是1/gm的1/5到1/10。并聯(lián)MOS管的個(gè)數(shù)也就是叉指?jìng)€(gè)數(shù)，由器件的溝道寬度W和每個(gè)叉指所對(duì)應(yīng)的小尺寸MOS管的溝道寬度決定。小尺寸MOS管的寬長(zhǎng)比除了要考慮單個(gè)器件的性能優(yōu)化外，還必須考慮全部并聯(lián)器件所占用的面積以及版圖平面布局的要求和工藝離散性的影響。

當(dāng)采用叉指結(jié)構(gòu)時(shí)，不同叉指數(shù)對(duì)電路的性能影響不同，下面以3叉指和4叉指器件結(jié)構(gòu)為例說(shuō)明奇偶數(shù)個(gè)叉指的異同點(diǎn)。如圖2所示。

圖2 叉指結(jié)構(gòu)的MOS晶體管

奇數(shù)叉指的器件結(jié)構(gòu)，源漏區(qū)個(gè)數(shù)相等面積相等，即具有相同的源極電容和漏極電容。對(duì)于偶數(shù)叉指的器件結(jié)構(gòu)，源漏區(qū)個(gè)數(shù)是不相等的，兩者之間相差一個(gè)有源區(qū)。所以源極與漏極的總面積不相同，則對(duì)應(yīng)的電容也不相同，在版圖設(shè)計(jì)時(shí)就必須考慮哪一極對(duì)電容比較敏感，進(jìn)而減小相應(yīng)極的面積，面積越小電容越小。

由以上分析可知，在設(shè)計(jì)叉指晶體管時(shí)，一般應(yīng)盡可能采用奇數(shù)叉指。

采用以上方法把一個(gè)晶體管分成了多個(gè)并聯(lián)指狀晶體管，雖然具有減小柵電阻的優(yōu)點(diǎn)，但明顯增大了源漏區(qū)的周邊電容。對(duì)于奇數(shù)個(gè)折疊時(shí)(叉指數(shù)為N)，源漏區(qū)周邊電容:

E為漏區(qū)長(zhǎng)度，W為寬度變量，Cjsw為單位長(zhǎng)度側(cè)壁電容。

由上式發(fā)現(xiàn):若MOS管的W一定，要使源漏區(qū)周邊分布電容Cp減小，就必須使 N、E遠(yuǎn)小于 W值。但實(shí)際中，有時(shí)這種原則會(huì)和降低柵噪聲比等矛盾，需要根據(jù)實(shí)際應(yīng)用采用相應(yīng)的方法。

3 MOS管的誤差和失配

由于所采用的工藝與材料特性和寄生效應(yīng)等方面的原因，完全相同的器件在制作完成后電特性并不完全相同。因此，在個(gè)體器件和匹配器件的版圖設(shè)計(jì)中必須充分考慮失配和誤差的問(wèn)題，通過(guò)版圖設(shè)計(jì)避免或減小失配和誤差。

以圖3(a)中的差分對(duì)為例，圖3(b)采用了不同方向的兩個(gè)MOS管，容易由離子注入各項(xiàng)異性的幾何失真造成失配。圖3(d)所示的版圖采用的是共源結(jié)構(gòu)，當(dāng)存在注入傾角產(chǎn)生的陰影時(shí)，一個(gè)位于漏區(qū)，一個(gè)位于源區(qū)，使兩個(gè)MOS管失配。圖3(c)則對(duì)稱性較好。

圖3 MOS差分對(duì)的電路圖和版圖布局形式

在實(shí)際版圖中，通常也會(huì)用圖3(d)，在兩邊加上虛擬管，以增強(qiáng)對(duì)稱性。如圖4所示。

圖4 增加虛擬管以提高對(duì)稱性

在CMOS模擬電路中走線的方向也很重要，如圖5(a)所示，M1旁有一條無(wú)關(guān)的金屬線通過(guò)，這會(huì)降低對(duì)稱性，引起M1和M2之間更大的失配，為了減小這種環(huán)境的影響，可在M2旁對(duì)稱性的放置一條相同的金屬線(甚至可以懸空)，如圖5(b)所示。

為了避免MOS管同方向的失配效應(yīng)，如圖6所示，可以采取交叉互補(bǔ)的原則，將每個(gè)MOS管拆成偶數(shù)個(gè)MOS管，然后交叉放置，實(shí)現(xiàn)“同心布局”。這樣就可以實(shí)現(xiàn)M1和M2之間的匹配。但考慮到引線因素，布線會(huì)更復(fù)雜，布線對(duì)稱性的難度也會(huì)更大，因此只有在高精度的運(yùn)放輸入端才會(huì)采用這種 形式。

圖5 保持對(duì)稱軸兩邊相同環(huán)境

圖6 同心布局版圖

4 電阻匹配與電容匹配

多晶電阻的匹配度是幾何尺寸的函數(shù)。針對(duì)MOS器件版圖設(shè)計(jì)的大多數(shù)規(guī)則也適用于電阻。長(zhǎng)寬比例嚴(yán)格定義的電阻必須由相同的單位電阻通過(guò)串聯(lián)或并聯(lián)構(gòu)成(具有相同走向)。采用比例電阻的結(jié)構(gòu)進(jìn)行設(shè)計(jì)時(shí)，電路的電特性主要與比例精度有關(guān)，而與單個(gè)電阻的絕對(duì)值精度呈弱函數(shù)關(guān)系。在版圖設(shè)計(jì)上，這些比例電阻常采用矩陣連接結(jié)構(gòu)，以減小比例誤差。

對(duì)于精度高的電路，電容器的版圖必須遵循以上針對(duì)晶體管和電阻所提出的原則。電容的誤差主要來(lái)自面積誤差和介質(zhì)層厚度誤差。所以與比例電阻類似，當(dāng)每個(gè)小電容因工藝產(chǎn)生誤差后，電容的比例仍能保持不變。

5 消除耦合的布線設(shè)計(jì)

信號(hào)線之間的電容可以形成耦合效應(yīng)。以下兩種情況會(huì)有電容形成:

(1)兩信號(hào)線在不同層交疊，形成交疊電容。

(2)兩信號(hào)線在同層平行臨近，形成平行電容。

可以采用減小導(dǎo)體間交疊面積、并行長(zhǎng)度的方法來(lái)減小交疊電容和平行電容;還可以在兩平行導(dǎo)體之間加一個(gè)接地或固定電位的導(dǎo)體來(lái)屏蔽其間的串?dāng)_。

電源線上的電阻效應(yīng)也會(huì)造成耦合，使電壓不穩(wěn)、形成噪聲，可盡量縮短或加寬電源線以減小電阻。

6 結(jié)束語(yǔ)

以上對(duì)CMOS模擬電路版圖設(shè)計(jì)中應(yīng)注意的問(wèn)題做出了簡(jiǎn)要介紹。在實(shí)際電路設(shè)計(jì)中仍有許多細(xì)節(jié)需要注意，包括建庫(kù)、參數(shù)化設(shè)計(jì)等。設(shè)計(jì)人員根據(jù)具體情況綜合考慮各種因素，以達(dá)到電路的優(yōu)化。

［1］ Dan Clein.CMOS IC LAYOUT concepts、methodologies and tools technical contributor［M］.gregg schimokura，2000.

［2］ 李玉山，來(lái)新泉.電子系統(tǒng)集成設(shè)計(jì)技術(shù)［M］.北京:電子工業(yè)出版社，2002.

［3］ 吳建輝.CMOS模擬集成電路分析與設(shè)計(jì)［M］.北京:電子工業(yè)出版社，2004.