裴志強(qiáng)，楊玉飛，劉寶娟

(中國電子科技集團(tuán)公司第四十七研究所，沈陽110032)

1 引言

數(shù)字鎖相環(huán)電路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個系統(tǒng)集成到一個芯片上去。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)電路作為一個功能模塊嵌入FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。

在目前的FPGA產(chǎn)品中，除了早期的FPGA產(chǎn)品使用時鐘樹結(jié)構(gòu)外，其他產(chǎn)品全部采用了新的時鐘管理器件來實現(xiàn)高性能的時鐘特性。目前主要有3種結(jié)構(gòu):

·采用時鐘鎖相環(huán)(PLLs)來實現(xiàn)時鐘管理，主要是Altera公司的FPGA產(chǎn)品。

·采用延遲鎖相環(huán)(DLLs)來實現(xiàn)時鐘管理，主要是Xilinx公司的FPGA產(chǎn)品，例如:Virtex系列、Spartan系列、SpartanII系列等。

·采用數(shù)字時鐘管理器(DCM)來實現(xiàn)時鐘管理，主要是Xilinx公司的高端FPGA產(chǎn)品，例如:VirtexII、Spartan3系列以上產(chǎn)品。

2 工作原理

鎖相環(huán)電路使一個特殊系統(tǒng)跟蹤另外一個系統(tǒng)，更確切的講，鎖相環(huán)是一個輸出信號(由振蕩器產(chǎn)生的)與參考信號或者輸入信號在頻率和相位上同步的電路。在同步狀態(tài)，振蕩器輸出和參考信號之間的相位差為零，或者保持常數(shù)。

如果出現(xiàn)相位誤差，一種控制機(jī)理作用到振蕩器上，使得相位差再次減小到最小。在這樣的控制系統(tǒng)中，實際輸出的相位鎖定到參考信號的相位，因此稱之為鎖相環(huán)DLL(Delay-Locked Loop)的結(jié)構(gòu)與普通鎖相環(huán)(Phase-locked loop，PLL)相似，它只是用電壓控制延遲線代替了壓控振蕩器。一個普通的DLL主要包括3個主要模塊:鑒相器、電荷泵電路及電壓控制延遲線。

3 延遲鎖相環(huán)(DLL)設(shè)計

1)性能參數(shù)

工作電壓:1.8V

輸入時鐘頻率:25MHz～300MHz

鎖定時間:＜20us

輸入時鐘占空比:＞25%

輸入時鐘與輸出時鐘延時:＜100ps

2)管腳定義

輸入管腳:CLKIN:輸入時鐘。

FBCLK:來自FPGA片內(nèi)時鐘網(wǎng)絡(luò)的反饋信號。

RESET:DLL使能控制端，RESET=0時DLL不工作。

Duty-Correction:占空比調(diào)節(jié)功能控制端。

該信號為1時將輸出信號的占空比調(diào)節(jié)為50%。

Usercode［2:0］:時鐘分頻控制選擇信號。

輸出管腳:CLK0:0相移輸出時鐘

CLK90:90度相移輸出時鐘

CLK180:180度相移輸出時鐘

CLK270:270度相移輸出時鐘

CLK2X:2倍頻輸出時鐘

CLKDV:分頻輸出時鐘

LOCKED:DLL鎖定信號，該信號為1時表示完成鎖定。

3)總體架構(gòu)

總體電路包含以下5個模塊:時鐘鎖相電路DLL、時鐘移相電路Phase-Shifter、時鐘占空比調(diào)節(jié)電路Duty-Correction、時鐘分頻電路 Divider、時鐘倍頻電路Multiplier。系統(tǒng)框圖如圖1所示。

圖1 數(shù)字延遲鎖相環(huán)系統(tǒng)框圖

其中時鐘鎖相DLL模塊實現(xiàn)輸入時鐘CLKIN和反饋時鐘FBCLK的相位同步，輸出延遲后的時鐘信號CLKOUT、DLL鎖定信號LOCKED，以及時鐘移相、分頻、倍頻電路的使能信號。

時鐘移相電路Phase-Shifter將CLKOUT分別延遲1/4、2/4、3/4周期得到四個時鐘相位，四相時鐘的相位差均為90度。

時鐘占空比調(diào)節(jié)電路Duty-Correction將相位相差180度的兩相時鐘輸入至RS觸發(fā)器，RS觸發(fā)器復(fù)位端所接的輸入時鐘上升沿落后RS置位端所接的輸入時鐘上升沿半個時鐘周期，RS觸發(fā)器輸出端將輸出占空比50%的同頻時鐘。當(dāng)Duty-Correction為高電平時輸出的四相時鐘的占空比均為50%，否則輸出時鐘的占空比與輸入時鐘的占空比相同。

分頻電路Divider對四相時鐘進(jìn)行時鐘脈沖的抽取，得到相位差為180度的兩相分頻時鐘，經(jīng)由RS觸發(fā)器得到占空比為50%的分頻時鐘。

倍頻電路Multiplier實現(xiàn)2倍頻時鐘輸出。

4)時鐘鎖相電路模塊

DLL電路的時鐘鎖相電路結(jié)構(gòu)包括三個模塊:延遲測量模塊、延時補(bǔ)償模塊和控制模塊。

DLL中的控制模塊對CLKIN和FBCLK進(jìn)行采樣，延遲測量電路將需要補(bǔ)償?shù)难訒r轉(zhuǎn)化為基準(zhǔn)延遲單元個數(shù)N。延時補(bǔ)償模塊根據(jù)結(jié)果對延遲線包括的基準(zhǔn)延時單元的個數(shù)進(jìn)行調(diào)整，將輸入時鐘延遲N個基準(zhǔn)延時單元，直到FBCLK和CLKIN的上升沿重合，相位同步，系統(tǒng)鎖定。

延遲測量模塊包括一條內(nèi)含511個延遲單元的延遲線和512個鎖存器。延遲線對控制模塊產(chǎn)生的信號C0進(jìn)行延遲，鎖存器對C0、C1……直至C511一共512個時鐘信號的值進(jìn)行鎖存。

延時補(bǔ)償模塊包括譯碼器和512:1的時鐘選擇器。譯碼器根據(jù)延遲測量模塊中512個鎖存器的輸出T0、T1….直至T511產(chǎn)生選擇信號，控制512路時鐘選擇器輸出相應(yīng)的延時時鐘。512:1時鐘選擇器采用3級電路結(jié)構(gòu)(512:64:8:1)。采用單個NMOS管作為傳輸管，在512:1多路選擇器的輸出端設(shè)計電平恢復(fù)電路將輸出高電平上拉到電源電壓。

延遲測量模塊和延時補(bǔ)償模塊以外的電路為控制模塊，主要包括:時鐘鏡像信號產(chǎn)生電路、反饋鏡像時鐘產(chǎn)生電路、延時測量結(jié)束信號產(chǎn)生電路及控制信號產(chǎn)生電路。

5)時鐘移相電路Phase-Shifter

Phase-Shifter電路包括時鐘周期測量電路、時鐘相位調(diào)整電路、控制邏輯電路。時鐘周期測量電路將輸入時鐘的周期轉(zhuǎn)化為基準(zhǔn)延遲單元個數(shù)M，時鐘相位調(diào)整電路根據(jù)周期測量結(jié)果將延遲時鐘信號CLK_OUT分別延遲M/4、2M/4和3M/4個單元的延時，即分別延遲1/4、2/4、3/4個周期，從而得到四個時鐘相位，四相時鐘的相位差均為90度。

時鐘周期測量電路包含一條延遲線和512個鎖存器，計算時鐘周期所包含基準(zhǔn)延遲單元的個數(shù)。延遲線和DLL中延遲測量電路的延遲線復(fù)用，鎖存器的電路邏輯結(jié)構(gòu)與時鐘延遲測量電路中鎖存器的結(jié)構(gòu)相同。

時鐘相位調(diào)整電路包括一個譯碼器，一個trim譯碼器，3條包含127個延遲單元的副延遲鏈，3個128路時鐘選擇器和3個精調(diào)電路。三條相移路徑采用相同的電路結(jié)構(gòu)，每條相移路徑(包含一個副延遲鏈、一個128路時鐘選擇器和一個精調(diào)電路)都產(chǎn)生等同于1/4個輸入時鐘周期的延時，3個128路時鐘選擇器的輸出結(jié)果輸入至精調(diào)電路，從而產(chǎn)生相應(yīng)的相移時鐘。

4 仿真波形

仿真波形圖如圖2-圖7所示。

圖6 2倍頻仿真波形

圖7 占空比調(diào)節(jié)仿真波形

5 結(jié)束語

目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為FPGA的實際項目設(shè)計，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費(fèi)多，就是不能完全滿足設(shè)計性能的要求。在高密度可編程邏輯器件(FPGA)中，根據(jù)實際要求，設(shè)計FPGA專用數(shù)字鎖相環(huán)電路，可充分利用器件資源，同時把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且可以使電路性能得到明顯改善。

［1］ ［美］加德納，著.鎖相環(huán)技術(shù)［M］.姚劍清，譯.北京:人民郵電出版社，2007.

［2］ 張厥盛.等編著鎖相技術(shù)［M］.西安:西安電子科技大學(xué)出版社，1994.

［3］ ［日］遠(yuǎn)坂俊昭，著.鎖相環(huán)(PLL)設(shè)計與應(yīng)用［M］.北京:科學(xué)出版社，2006.