裴志強(qiáng)，楊玉飛，劉寶娟

(中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng)110032)

1 引言

數(shù)字鎖相環(huán)電路已在數(shù)字通信、無(wú)線電電子學(xué)及電力系統(tǒng)自動(dòng)化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng)集成到一個(gè)芯片上去。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)電路作為一個(gè)功能模塊嵌入FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。

在目前的FPGA產(chǎn)品中，除了早期的FPGA產(chǎn)品使用時(shí)鐘樹結(jié)構(gòu)外，其他產(chǎn)品全部采用了新的時(shí)鐘管理器件來(lái)實(shí)現(xiàn)高性能的時(shí)鐘特性。目前主要有3種結(jié)構(gòu):

·采用時(shí)鐘鎖相環(huán)(PLLs)來(lái)實(shí)現(xiàn)時(shí)鐘管理，主要是Altera公司的FPGA產(chǎn)品。

·采用延遲鎖相環(huán)(DLLs)來(lái)實(shí)現(xiàn)時(shí)鐘管理，主要是Xilinx公司的FPGA產(chǎn)品，例如:Virtex系列、Spartan系列、SpartanII系列等。

·采用數(shù)字時(shí)鐘管理器(DCM)來(lái)實(shí)現(xiàn)時(shí)鐘管理，主要是Xilinx公司的高端FPGA產(chǎn)品，例如:VirtexII、Spartan3系列以上產(chǎn)品。

2 工作原理

鎖相環(huán)電路使一個(gè)特殊系統(tǒng)跟蹤另外一個(gè)系統(tǒng)，更確切的講，鎖相環(huán)是一個(gè)輸出信號(hào)(由振蕩器產(chǎn)生的)與參考信號(hào)或者輸入信號(hào)在頻率和相位上同步的電路。在同步狀態(tài)，振蕩器輸出和參考信號(hào)之間的相位差為零，或者保持常數(shù)。

如果出現(xiàn)相位誤差，一種控制機(jī)理作用到振蕩器上，使得相位差再次減小到最小。在這樣的控制系統(tǒng)中，實(shí)際輸出的相位鎖定到參考信號(hào)的相位，因此稱之為鎖相環(huán)DLL(Delay-Locked Loop)的結(jié)構(gòu)與普通鎖相環(huán)(Phase-locked loop，PLL)相似，它只是用電壓控制延遲線代替了壓控振蕩器。一個(gè)普通的DLL主要包括3個(gè)主要模塊:鑒相器、電荷泵電路及電壓控制延遲線。

3 延遲鎖相環(huán)(DLL)設(shè)計(jì)

1)性能參數(shù)

工作電壓:1.8V

輸入時(shí)鐘頻率:25MHz～300MHz

鎖定時(shí)間:＜20us

輸入時(shí)鐘占空比:＞25%

輸入時(shí)鐘與輸出時(shí)鐘延時(shí):＜100ps

2)管腳定義

輸入管腳:CLKIN:輸入時(shí)鐘。

FBCLK:來(lái)自FPGA片內(nèi)時(shí)鐘網(wǎng)絡(luò)的反饋信號(hào)。

RESET:DLL使能控制端，RESET=0時(shí)DLL不工作。

Duty-Correction:占空比調(diào)節(jié)功能控制端。

該信號(hào)為1時(shí)將輸出信號(hào)的占空比調(diào)節(jié)為50%。

Usercode［2:0］:時(shí)鐘分頻控制選擇信號(hào)。

輸出管腳:CLK0:0相移輸出時(shí)鐘

CLK90:90度相移輸出時(shí)鐘

CLK180:180度相移輸出時(shí)鐘

CLK270:270度相移輸出時(shí)鐘

CLK2X:2倍頻輸出時(shí)鐘

CLKDV:分頻輸出時(shí)鐘

LOCKED:DLL鎖定信號(hào)，該信號(hào)為1時(shí)表示完成鎖定。

3)總體架構(gòu)

總體電路包含以下5個(gè)模塊:時(shí)鐘鎖相電路DLL、時(shí)鐘移相電路Phase-Shifter、時(shí)鐘占空比調(diào)節(jié)電路Duty-Correction、時(shí)鐘分頻電路 Divider、時(shí)鐘倍頻電路Multiplier。系統(tǒng)框圖如圖1所示。

圖1 數(shù)字延遲鎖相環(huán)系統(tǒng)框圖

其中時(shí)鐘鎖相DLL模塊實(shí)現(xiàn)輸入時(shí)鐘CLKIN和反饋時(shí)鐘FBCLK的相位同步，輸出延遲后的時(shí)鐘信號(hào)CLKOUT、DLL鎖定信號(hào)LOCKED，以及時(shí)鐘移相、分頻、倍頻電路的使能信號(hào)。

時(shí)鐘移相電路Phase-Shifter將CLKOUT分別延遲1/4、2/4、3/4周期得到四個(gè)時(shí)鐘相位，四相時(shí)鐘的相位差均為90度。

時(shí)鐘占空比調(diào)節(jié)電路Duty-Correction將相位相差180度的兩相時(shí)鐘輸入至RS觸發(fā)器，RS觸發(fā)器復(fù)位端所接的輸入時(shí)鐘上升沿落后RS置位端所接的輸入時(shí)鐘上升沿半個(gè)時(shí)鐘周期，RS觸發(fā)器輸出端將輸出占空比50%的同頻時(shí)鐘。當(dāng)Duty-Correction為高電平時(shí)輸出的四相時(shí)鐘的占空比均為50%，否則輸出時(shí)鐘的占空比與輸入時(shí)鐘的占空比相同。

分頻電路Divider對(duì)四相時(shí)鐘進(jìn)行時(shí)鐘脈沖的抽取，得到相位差為180度的兩相分頻時(shí)鐘，經(jīng)由RS觸發(fā)器得到占空比為50%的分頻時(shí)鐘。

倍頻電路Multiplier實(shí)現(xiàn)2倍頻時(shí)鐘輸出。

4)時(shí)鐘鎖相電路模塊

DLL電路的時(shí)鐘鎖相電路結(jié)構(gòu)包括三個(gè)模塊:延遲測(cè)量模塊、延時(shí)補(bǔ)償模塊和控制模塊。

DLL中的控制模塊對(duì)CLKIN和FBCLK進(jìn)行采樣，延遲測(cè)量電路將需要補(bǔ)償?shù)难訒r(shí)轉(zhuǎn)化為基準(zhǔn)延遲單元個(gè)數(shù)N。延時(shí)補(bǔ)償模塊根據(jù)結(jié)果對(duì)延遲線包括的基準(zhǔn)延時(shí)單元的個(gè)數(shù)進(jìn)行調(diào)整，將輸入時(shí)鐘延遲N個(gè)基準(zhǔn)延時(shí)單元，直到FBCLK和CLKIN的上升沿重合，相位同步，系統(tǒng)鎖定。

延遲測(cè)量模塊包括一條內(nèi)含511個(gè)延遲單元的延遲線和512個(gè)鎖存器。延遲線對(duì)控制模塊產(chǎn)生的信號(hào)C0進(jìn)行延遲，鎖存器對(duì)C0、C1……直至C511一共512個(gè)時(shí)鐘信號(hào)的值進(jìn)行鎖存。

延時(shí)補(bǔ)償模塊包括譯碼器和512:1的時(shí)鐘選擇器。譯碼器根據(jù)延遲測(cè)量模塊中512個(gè)鎖存器的輸出T0、T1….直至T511產(chǎn)生選擇信號(hào)，控制512路時(shí)鐘選擇器輸出相應(yīng)的延時(shí)時(shí)鐘。512:1時(shí)鐘選擇器采用3級(jí)電路結(jié)構(gòu)(512:64:8:1)。采用單個(gè)NMOS管作為傳輸管，在512:1多路選擇器的輸出端設(shè)計(jì)電平恢復(fù)電路將輸出高電平上拉到電源電壓。

延遲測(cè)量模塊和延時(shí)補(bǔ)償模塊以外的電路為控制模塊，主要包括:時(shí)鐘鏡像信號(hào)產(chǎn)生電路、反饋鏡像時(shí)鐘產(chǎn)生電路、延時(shí)測(cè)量結(jié)束信號(hào)產(chǎn)生電路及控制信號(hào)產(chǎn)生電路。

5)時(shí)鐘移相電路Phase-Shifter

Phase-Shifter電路包括時(shí)鐘周期測(cè)量電路、時(shí)鐘相位調(diào)整電路、控制邏輯電路。時(shí)鐘周期測(cè)量電路將輸入時(shí)鐘的周期轉(zhuǎn)化為基準(zhǔn)延遲單元個(gè)數(shù)M，時(shí)鐘相位調(diào)整電路根據(jù)周期測(cè)量結(jié)果將延遲時(shí)鐘信號(hào)CLK_OUT分別延遲M/4、2M/4和3M/4個(gè)單元的延時(shí)，即分別延遲1/4、2/4、3/4個(gè)周期，從而得到四個(gè)時(shí)鐘相位，四相時(shí)鐘的相位差均為90度。

時(shí)鐘周期測(cè)量電路包含一條延遲線和512個(gè)鎖存器，計(jì)算時(shí)鐘周期所包含基準(zhǔn)延遲單元的個(gè)數(shù)。延遲線和DLL中延遲測(cè)量電路的延遲線復(fù)用，鎖存器的電路邏輯結(jié)構(gòu)與時(shí)鐘延遲測(cè)量電路中鎖存器的結(jié)構(gòu)相同。

時(shí)鐘相位調(diào)整電路包括一個(gè)譯碼器，一個(gè)trim譯碼器，3條包含127個(gè)延遲單元的副延遲鏈，3個(gè)128路時(shí)鐘選擇器和3個(gè)精調(diào)電路。三條相移路徑采用相同的電路結(jié)構(gòu)，每條相移路徑(包含一個(gè)副延遲鏈、一個(gè)128路時(shí)鐘選擇器和一個(gè)精調(diào)電路)都產(chǎn)生等同于1/4個(gè)輸入時(shí)鐘周期的延時(shí)，3個(gè)128路時(shí)鐘選擇器的輸出結(jié)果輸入至精調(diào)電路，從而產(chǎn)生相應(yīng)的相移時(shí)鐘。

4 仿真波形

仿真波形圖如圖2-圖7所示。

圖6 2倍頻仿真波形

圖7 占空比調(diào)節(jié)仿真波形

5 結(jié)束語(yǔ)

目前，已有單片集成全數(shù)字鎖相環(huán)的商用產(chǎn)品，但作為FPGA的實(shí)際項(xiàng)目設(shè)計(jì)，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產(chǎn)品，不是成本高、體積大、資源浪費(fèi)多，就是不能完全滿足設(shè)計(jì)性能的要求。在高密度可編程邏輯器件(FPGA)中，根據(jù)實(shí)際要求，設(shè)計(jì)FPGA專用數(shù)字鎖相環(huán)電路，可充分利用器件資源，同時(shí)把一些相關(guān)的數(shù)字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且可以使電路性能得到明顯改善。

［1］ ［美］加德納，著.鎖相環(huán)技術(shù)［M］.姚劍清，譯.北京:人民郵電出版社，2007.

［2］ 張厥盛.等編著鎖相技術(shù)［M］.西安:西安電子科技大學(xué)出版社，1994.

［3］ ［日］遠(yuǎn)坂俊昭，著.鎖相環(huán)(PLL)設(shè)計(jì)與應(yīng)用［M］.北京:科學(xué)出版社，2006.