李獻(xiàn)球

(中國(guó)衛(wèi)星導(dǎo)航定位應(yīng)用管理中心，北京 100088)

1 引言

波形發(fā)生器廣泛應(yīng)用于雷達(dá)、通信、測(cè)控、電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，能夠?yàn)殡娮訙y(cè)量工作提供各種激勵(lì)信號(hào)，和示波器、頻率計(jì)、電壓表一樣，是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測(cè)量都要用到波形發(fā)生器。波形發(fā)生器采用Xilinx 公司生產(chǎn)的FPGA 芯片作為控制核心，結(jié)合高速高精度數(shù)模轉(zhuǎn)換器和高速運(yùn)算放大器，實(shí)現(xiàn)了六通道的高速信號(hào)輸出，輸出信號(hào)的數(shù)據(jù)更新率達(dá)到400Msps，輸出信號(hào)種類包括正弦波、方波、三角波、ASK 信號(hào)、FSK 信號(hào)、PSK 信號(hào)，還能進(jìn)行幅度和頻率調(diào)制。

2 波形發(fā)生器實(shí)現(xiàn)方案

系統(tǒng)原理框圖如圖1 所示。

波形發(fā)生器主要由DDS 模塊、時(shí)鐘模塊、電源模塊、放大濾波模塊以及PCI 接口組成。

DDS 模塊是系統(tǒng)的核心，它的性能將大大影響整個(gè)系統(tǒng)的性能。為了達(dá)到400MSPS的數(shù)據(jù)采樣速率，必須采用高速的元器件才能滿足設(shè)計(jì)要求。尤其是處理核心FPGA 和數(shù)模轉(zhuǎn)換器的最高工作頻率必須大于400MHz。在設(shè)計(jì)中，DDS 模塊采用FPGA芯片XC4VSX35 來(lái)實(shí)現(xiàn)DDS 硬件算法，用FPGA內(nèi)部RAM 存儲(chǔ)波形信息，并且采用高速高精度DA芯片MAX5887 實(shí)現(xiàn)數(shù)模轉(zhuǎn)換?？删幊踢壿嬈骷C4VSX35FF668－12是Xilinx 公司生產(chǎn)的vertex4系列FPGA 芯片，具有強(qiáng)大的功能和靈活的配置方式。它具有34560個(gè)邏輯單元，15360個(gè)slice，最大IO 數(shù)達(dá)到了448個(gè)，集成存儲(chǔ)器支持500MHz時(shí)鐘，500MHz XtremeDSP slice 可以有強(qiáng)大的運(yùn)算能力。高速高精度數(shù)模轉(zhuǎn)換器MAX5887是精度為14 位、最高工作頻率為500MSPS的數(shù)模轉(zhuǎn)換器，是一款高速高精度數(shù)模轉(zhuǎn)換器，能夠滿足轉(zhuǎn)換速度和精度要求。

在DDS 模塊的軟件實(shí)現(xiàn)方面，采用Verilog 硬件描述語(yǔ)言編寫(xiě)DDS 程序，充分利用Xilinx 公司的IP 核使設(shè)計(jì)變得簡(jiǎn)單。為了提高DDS 模塊的運(yùn)行速度，編寫(xiě)軟件時(shí)對(duì)影響DDS 運(yùn)行速度的關(guān)鍵部件進(jìn)行了優(yōu)化，采用了流水線技術(shù)使相位累加器的運(yùn)行速度有了大大提高。

時(shí)鐘模塊為整個(gè)系統(tǒng)提供統(tǒng)一的時(shí)鐘源，使整個(gè)系統(tǒng)達(dá)到同步。本設(shè)計(jì)有內(nèi)時(shí)鐘、外時(shí)鐘以及基板時(shí)鐘，內(nèi)時(shí)鐘信號(hào)由時(shí)鐘芯片ICS8430 提供，外時(shí)鐘由SMA 接口輸入到系統(tǒng)中，基板時(shí)鐘由上位機(jī)提供。時(shí)鐘模塊產(chǎn)生的時(shí)鐘頻率要可以達(dá)到400MHz，才能滿足輸出信號(hào)400MSPS的數(shù)據(jù)更新速率要求。設(shè)計(jì)中采用集成鎖相環(huán)時(shí)鐘產(chǎn)生芯片ICS8430，它的最高輸出時(shí)鐘頻率為500MHz，輸出時(shí)鐘信號(hào)的抖動(dòng)非常小，最大均方根周期抖動(dòng)為6 皮秒，是一款性能非常優(yōu)良的時(shí)鐘芯片。

圖1 系統(tǒng)原理框圖

放大濾波模塊將DA 輸出的低幅度低功率模擬信號(hào)放大到合適的幅度和功率，并且濾除信號(hào)中的高頻雜波。放大濾波電路采用二階有源低通橢圓濾波器實(shí)現(xiàn)，通帶頻率為400MHz，阻帶頻率為450MHz。構(gòu)成有源低通濾波器的運(yùn)算放大器為AD8045，它的單位增益帶寬為1GHz，可以滿足設(shè)計(jì)要求。放大濾波電路的電路圖如圖2 所示。

圖2 放大濾波電路圖

電源模塊為整個(gè)設(shè)計(jì)提供穩(wěn)定的電源。由于系統(tǒng)需要的電源電壓種類較多，有5V、－5V、3.3V、2.5V、1.8V 以及1.2V，因此采用了多個(gè)電源芯片，包括PTN04050、TPS62040 和AAT1145。電源模塊PTN04050是正電壓到負(fù)電壓轉(zhuǎn)換器，具有很寬的輸出范圍，輸出電壓范圍為－15V～－3.3V，同時(shí)有很高的效率，最大轉(zhuǎn)換效率可達(dá)到80%。電源芯片TPS62040是高效的開(kāi)關(guān)電壓轉(zhuǎn)換芯片，最高轉(zhuǎn)換效率達(dá)95%，最大負(fù)載電流1.2A，可以滿足高功率輸出電源的要求。

為了實(shí)現(xiàn)上位機(jī)與系統(tǒng)之間的通信，同時(shí)上位機(jī)需要通過(guò)接口傳輸數(shù)據(jù)使系統(tǒng)產(chǎn)生特定的波形，需要設(shè)計(jì)能與上位機(jī)進(jìn)行高速數(shù)據(jù)通信的接口。綜合考慮需求和實(shí)現(xiàn)難度，本設(shè)計(jì)采用PCI 接口作為與上位機(jī)通信的接口。PCI 模塊采用了PLX 公司的PCI9045 接口芯片作為PCI 橋芯片。PCI9045 提供了兩個(gè)可編程的DMA 控制器，傳輸速度達(dá)到了132MB/s。內(nèi)部有六種可編程的FIFO 存儲(chǔ)器，可以實(shí)現(xiàn)零等待突發(fā)傳輸以及本地總線和PCI 總線之間的異步操作。采用這種專用接口芯片可以避免復(fù)雜的PCI 接口協(xié)議，降低設(shè)計(jì)難度，縮短研制周期。

3 關(guān)鍵技術(shù)以及解決方案

系統(tǒng)的關(guān)鍵技術(shù)包括多級(jí)流水線相位累加器設(shè)計(jì)、高速時(shí)鐘產(chǎn)生技術(shù)、IP 核復(fù)用技術(shù)、高頻微弱信號(hào)調(diào)理技術(shù)、PCI 接口及芯片配置。下面重點(diǎn)介紹DDS 技術(shù)和高速時(shí)鐘產(chǎn)生技術(shù)。

3.1 四級(jí)流水線相位累加器設(shè)計(jì)

DDS 模塊的硬件算法核心是相位累加器，在400MSPS的數(shù)據(jù)更新率下，為了達(dá)到0.1Hz的頻率分辨率，相位累加器的位數(shù)必須達(dá)到32 位。而相位累加器實(shí)質(zhì)上是帶有反饋的加法器，當(dāng)它的位數(shù)越多時(shí)，完成一次加法的時(shí)間就會(huì)越長(zhǎng)。由于本設(shè)計(jì)中相位累加器的位數(shù)達(dá)到了32 位，因此它嚴(yán)重影響了DDS的速度。為了改善性能，提高DDS的速度，本設(shè)計(jì)采用流水線設(shè)計(jì)。將32 位累加器分成4 條流水線，每條流水線完成8 位加法運(yùn)算，流水線按進(jìn)位進(jìn)行級(jí)聯(lián)，運(yùn)用流水線結(jié)構(gòu)可以提高累加器的運(yùn)算速度3 倍多。為了提高運(yùn)算速度，加法器采用的是目前速度較快的預(yù)先進(jìn)位算法;為了避免因預(yù)先進(jìn)位傳輸鏈過(guò)長(zhǎng)而影響速度，每8 位加法器由兩個(gè)4 位加法器實(shí)現(xiàn)。四級(jí)流水線累加器結(jié)構(gòu)框圖如圖3 所示。

3.2 高速時(shí)鐘產(chǎn)生模塊

為了達(dá)到400MSPS的數(shù)據(jù)更新率，同時(shí)保證輸出信號(hào)穩(wěn)定，抖動(dòng)小，系統(tǒng)需要一個(gè)具有高時(shí)間穩(wěn)定度，最高時(shí)鐘頻率達(dá)到400MHz的時(shí)鐘源。同時(shí)，這個(gè)時(shí)鐘源需要一個(gè)時(shí)鐘分配器，將其分成同步的七路時(shí)鐘，分別輸入到FPGA 和六個(gè)DA 通道中。為了達(dá)到設(shè)計(jì)目的，波形發(fā)生器采用集成鎖相環(huán)芯片ICS8430 來(lái)產(chǎn)生時(shí)鐘信號(hào)。ICS8430是一個(gè)集成鎖相環(huán)頻率合成器，它的最高輸出頻率為500MHz，輸出時(shí)鐘最大周期抖動(dòng)為30ps，最大均方根周期抖動(dòng)為6ps，可以滿足設(shè)計(jì)要求。ICS8430 有兩種配置模式，串行SPI 配置和并行配置，為了實(shí)現(xiàn)可以快速改變系統(tǒng)時(shí)鐘值，采用并行配置方式配置ICS8430。系統(tǒng)上電后，ICS8430 通過(guò)并行配置口由FPGA 配置工作參數(shù)，輸出時(shí)鐘頻率為400MHz。并行配置過(guò)程中，將并行數(shù)據(jù)加載信號(hào)nP_LOAD 保持低電平超過(guò)5nS 即可以將并行數(shù)據(jù)加載到時(shí)鐘芯片內(nèi)部的寄存器中。并行配置時(shí)序圖如圖4 所示。

圖3 四級(jí)流水線累加器結(jié)構(gòu)框圖

圖4 ICS8430 并行配置時(shí)序圖

設(shè)計(jì)中，輸入時(shí)鐘芯片的晶振頻率是20MHz，要輸出400MHz的時(shí)鐘，可以選擇N的值為1，M的值為320，因此可以得出N2、N1、N0的值為000，M8～M0的值為10100000。

4 仿真及測(cè)試結(jié)果

仿真采用目前在FPGA 仿真領(lǐng)域使用最為廣泛的仿真工具modelsim 作為仿真平臺(tái)。仿真時(shí)鐘為400MHz，部分仿真輸出波形如圖5－圖7 所示。

圖5 正弦波輸出仿真圖

圖7 調(diào)幅信號(hào)輸出仿真圖

測(cè)試時(shí)信號(hào)發(fā)生器輸出頻率可調(diào)的正弦信號(hào)，用泰克數(shù)字示波器TDS3012 觀察和獲取信號(hào)參數(shù)。

表1 正弦波測(cè)試結(jié)果

5 結(jié)束語(yǔ)

設(shè)計(jì)采用直接數(shù)字頻率合成(DDS)技術(shù)，以FPGA為核心，運(yùn)用流水線技術(shù)、IP 核復(fù)用技術(shù)、高速時(shí)鐘產(chǎn)生技術(shù)來(lái)實(shí)現(xiàn)400MSPS 數(shù)據(jù)更新率的波形產(chǎn)生，通過(guò)仿真測(cè)試可以看出波形發(fā)生器輸出的信號(hào)種類豐富，頻率較高，具有較強(qiáng)的實(shí)用性和適應(yīng)性，實(shí)現(xiàn)了高速信號(hào)的發(fā)生。

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