田 曦，喬 飛，董在望

(清華大學(xué)電子工程系，北京 100084)

1 引言

算術(shù)運算廣泛存在于諸如數(shù)字信號處理器、微處理器等各種數(shù)字系統(tǒng)中，全加器單元電路是構(gòu)成加法器、乘法器、除法器、指數(shù)運算等復(fù)雜算術(shù)運算電路的基本單元，提高全加器電路的性能對于改善整個數(shù)字系統(tǒng)的性能是至關(guān)重要的［1］。隨著CMOS集成電路制造工藝進入納米階段，各種電池供電的便攜式電子設(shè)備需求的快速增長，類似于提高電路運算速度，降低電路功耗、提高電路可靠性等已成為數(shù)字集成電路設(shè)計的重要目標(biāo)。

數(shù)字CMOS 集成電路的功耗包括動態(tài)功耗和漏電功耗。動態(tài)功耗主要來源于對電路節(jié)點負載電容充/放電所產(chǎn)生的功耗，可以通過減少電路節(jié)點的信號翻轉(zhuǎn)率等方法來降低動態(tài)功耗。對于納米CMOS集成電路而言，漏電功耗快速增長，將趕上甚至超過動態(tài)功耗，成為集成電路功耗的重要組成部分［2］，漏電功耗包含以下三種主要組成成分:亞閾值漏電功耗、柵極隧穿漏電功耗和能帶間隧穿漏電功耗。

降低納米集成電路漏電功耗的方法包括:輸入矢量控制，襯底偏壓和電源門控［2］。在這些方法中，電源門控技術(shù)，已被證明是一種最有效的方法，它使用高閾值電壓的晶體管作為休眠晶體管，并且在電路處于待機狀態(tài)時關(guān)斷休眠晶體管。由于堆棧效應(yīng)，電源門控電路的亞閾值漏電功耗和柵極隧穿漏電功耗會顯著降低［3］。

但是當(dāng)一個電源門控電路從待機休眠狀態(tài)切換到工作狀態(tài)時，會有較大的開啟電流流經(jīng)休眠晶體管到地，由于地線及與地線相連的壓焊線、封裝引線上存在寄生電感，快速變化的開啟電流會在地線引起較大的電壓波動(電源線噪聲)［4］，電源線噪聲會影響周圍處于工作狀態(tài)中電路的性能和可靠性，還會導(dǎo)致電路的噪聲容限下降。

提出一種適于納米CMOS 集成電路工藝的低功耗低電源線噪聲的全加器電路，所設(shè)計電路用Hspice 在45nm CMOS 工藝下仿真，在平均功耗時延積、漏電功耗和電源線噪聲等電路性能指標(biāo)方面取得了明顯的改進。

2 電源門控全加器結(jié)構(gòu)

全加器單元電路的性能直接決定了數(shù)字系統(tǒng)的性能，國內(nèi)外學(xué)者已提出多種基于不同邏輯風(fēng)格的高性能全加器電路［1、5］，如:偽NMOS 邏輯電路，傳輸管邏輯電路，傳輸門邏輯電路，靜態(tài)互補CMOS 邏輯電路和動態(tài)CMOS 邏輯電路等。

靜態(tài)互補CMOS 邏輯電路具有良好的噪聲穩(wěn)定性(對噪聲的靈敏度低)，相比以上其它類型的邏輯電路更適合于按比例降低電壓，對電源電壓和晶體管尺寸的按比例縮小有良好的穩(wěn)健性，在較小的晶體管尺寸和較低的電源電壓下仍能可靠的工作，并且設(shè)計工具比較完備，適于納米集成電路工藝［6］。靜態(tài)互補CMOS 全加器結(jié)構(gòu)如圖1 所示［1］，由以PMOS 管組成的上拉電路和以NMOS 管組成的下拉電路構(gòu)成。

圖1 互補CMOS 全加器

為提高全加器電路的噪聲容限，獲得盡可能對稱的上升/下降傳播延時和電壓傳輸特性(VTC)，圖1 中全加器上拉電路的PMOS 管和下拉電路NMOS管的寬度比一般取2。

全加器電路的設(shè)計目標(biāo)一般為降低電路的動態(tài)功耗，提高電路速度，以實現(xiàn)最小的動態(tài)功耗－延時積。但是對于納米CMOS 集成電路而言，由于電路漏電功耗占電路總功耗的比重逐步增大，降低電路漏電功耗成為降低電路總功耗的關(guān)鍵所在。

為降低全加器電路的漏電功耗，通過加入休眠晶體管，構(gòu)成如圖2 所示的電源門控結(jié)構(gòu)。需要注意的是:休眠晶體管的插入，必然會影響全加器電路的正常工作性能，需要優(yōu)化休眠晶體管的尺寸，以在盡可能減小休眠晶體管對全加器電路延時影響的情況下，實現(xiàn)最小的漏電功耗。

圖2 電源門控全加器結(jié)構(gòu)

3 全加器電路的改進

如圖1 所示的傳統(tǒng)互補CMOS 全加器，其上拉電路和下拉電路完全對稱，完成如下計算:

上式中，Ci是前級的進位輸出，A、B是加數(shù)，Co是本級的進位輸出，Sum是本級的和輸出。設(shè)Cr是Co的補信號，由式(1)和式(2)可以推導(dǎo)如下:

根據(jù)式(4)，設(shè)計如圖3 所示的電路來實現(xiàn)全加器電路的求和運算，S是Sum的補信號。

組合圖3 中的A=0 和A=1 這兩種運算，可得改進的電源門控全加器電路如圖4 所示。

比較圖4 所示的全加器電路和圖1 所示的傳統(tǒng)互補CMOS 全加器電路可見，改進的全加器電路的上拉電路和下拉電路仍然是完全對稱的，并且其晶體管數(shù)量由傳統(tǒng)互補CMOS 全加器的28個減少為24個，減少了14.3%，晶體管數(shù)量的減少，從直觀上看，可以降低電路的漏電功耗。

全加器電路性能的改進不僅依賴于如前所述的邏輯優(yōu)化，還依賴于晶體管尺寸的優(yōu)化。同時對全加器電路和休眠晶體管進行統(tǒng)一分析，把二者視為一個整體進行電路優(yōu)化，以獲得最優(yōu)的電路性能。對晶體管的尺寸優(yōu)化通過迭代的方法進行:①所有的晶體管設(shè)為工藝允許的最小尺寸;②通過仿真得到最大延時及相應(yīng)關(guān)鍵路徑;③改變關(guān)鍵路徑上的晶體管尺寸;④重復(fù)2、3，直到功耗－延時積最小;⑤取最小功耗－延時積對應(yīng)的晶體管尺寸為優(yōu)化尺寸。

圖3 求和級的改進

圖4 改進的電源門控全加器電路

4 實驗和仿真結(jié)果

所有的電路仿真測試均基于45nm CMOS 工藝，電源電壓1.0V［7］。

4.1 平均功耗和時延

平均功耗指電路處于工作狀態(tài)時的平均功耗，包括電路節(jié)點負載電容充/放電的動態(tài)功耗以及處于關(guān)斷狀態(tài)晶體管的漏電功耗。為了測試實際電路環(huán)境下全加器的平均功耗和時延，構(gòu)建如圖5 所示的全加器電路仿真結(jié)構(gòu)。

圖5 全加器仿真電路

輸入信號A、B 和Ci 通過三個緩沖器(用級聯(lián)的反相器實現(xiàn))送入全加器，盡可能真實的模擬實際輸入信號;輸出信號Sum 和Co 分別接一個反相器做為設(shè)定的負載條件。

由于全加器不同的電路結(jié)構(gòu)中有不同的分布電容，對一種結(jié)構(gòu)有最大功耗的輸入組合，對另一種電路結(jié)構(gòu)而言可能會有較低的功耗;反之對另一種輸入組合也會有類似情形。設(shè)計了一種輸入組合，可以覆蓋所有的輸入狀態(tài)，并且在不同的輸入端交替形成較高的跳變頻率。

平均功耗和時延測量結(jié)果如表1 所示，其中“電路1”為如圖1 所示的傳統(tǒng)互補CMOS 全加器電路，“電路2”、“電路3”為如圖2 所示的電源門控傳統(tǒng)互補CMOS 全加器電路(上拉電路PMOS 管和下拉電路NMOS 管的寬度比分別取3 和1.5)，“改進電路”為如圖4 所示改進的電源門控全加器電路。

表1 全加器電路的平均功耗和時延

從表1 所示的測量結(jié)果可見:對于同樣的全加器電路結(jié)構(gòu)，晶體管尺寸較大，全加器的計算速度較快(延時較小)，但同時其平均功耗也會增加;改進的全加器相比電路3的全加器，平均功耗降低了3.3%，延時縮短了6.5%，功耗延時積減小了9.6%。

4.2 漏電功耗

全加器處于待機狀態(tài)時，電路節(jié)點不發(fā)生狀態(tài)變化，不存在對節(jié)點負載電容充/放電的動態(tài)功耗，電路中處于關(guān)斷狀態(tài)的晶體管的漏電流導(dǎo)致漏電功耗。休眠晶體管控制信號sleep=1時，NMOS 休眠晶體管導(dǎo)通，對于各種輸入矢量組合，全加器電路的漏電功耗如表2 所示(電路1 無休眠晶體管)，單位nW。休眠晶體管控制信號sleep=0時，NMOS 休眠晶體管關(guān)斷，對于各種輸入矢量組合，全加器電路的漏電功耗如表3 所示(電路1 無休眠晶體管)，單位nW。

比較表3 和表2的漏電功耗結(jié)果可見，如圖4所示改進的全加器電路具有最小的漏電功耗。

表2 全加器電路的漏電功耗(sleep=1)

表3 全加器電路的漏電功耗(sleep=0)

4.3 電源線噪聲

由前述可知，全加器電路喚醒過程中的電源線噪聲主要是由于電源地上的寄生電感所致，其中，又以集成電路封裝的寄生電感的影響最為明顯。采用如圖6 所示的DIP40 封裝模型［8］來分析全加器電路喚醒時的電源線噪聲，相應(yīng)的R、L、C 數(shù)值分別為:0.217Ω、8.18nH 和5.32pF。

圖6 DIP40 封裝模型

對于全加器的不同輸入矢量，全加器喚醒時的電源線噪聲的最大峰峰值電壓如表4 所示，單位μV。為了進一步比較，“電路1”是圖1 所示互補CMOS 全加器加入休眠晶體管后的的優(yōu)化電路。

從表4的測量結(jié)果可見:在全加器喚醒過程中，如圖4 所示改進的全加器電路具有最低的電源線噪聲，相比其它幾種全加器電路，電源線噪聲峰峰值的改進在18%以上。

表4 全加器喚醒時電源線噪聲的最大峰峰值電壓

5 結(jié)束語

提出了一種適于納米CMOS 集成電路工藝的低功耗低電源線噪聲的全加器電路，在45nm CMOS 工藝下，通過Hspice 仿真驗證了該電路在平均功耗時延積、漏電功耗和電源線噪聲等方面都取得了很好的效果。

［1］拉貝艾，等.數(shù)字集成電路:電路、系統(tǒng)與設(shè)計［M］.周潤德，等譯.北京:電子工業(yè)出版社，2010.

［2］K Roy，S Mukhopadhyay，H mahmoodi－ meimand.Leakage Current Mechanisms and Leakage Reduction Techniques in Deep－Submicrometer CMOS Circuits［J］.Proceedings of the IEEE，2003，(91)2:305－327.

［3］Siva G Narendra，A Chandrakasan.Leakage in nanometer CMOS technologies［M］.New York:Springer－ Verlag，2006.

［4］H Jiao，V Kursun.Ground bouncing noise suppression techniques for MTCMOS circuits［C］.IEEE Asia Symp.Quality Electron.Design，Jul.2009:64－70.

［5］Dimitrios Sourdis，Christian Piguet，Costas Goutis.Designing CMOS Circuits for Low Power，European Low－Power Initiative for Electronic System Design［M］.Boston:Kluwer Academic Publishers，2004.

［6］Harry Veendrick.Nanometer CMOS ICs:From Basics to ASICs［M］.New York:Springer－Verlag，2008.

［7］Nanoscale Integration and Modeling (NIMO)Group，ASU.Predictive Technology Model (PTM)［DB/OL］.［2009－01］.http://www.eas.asu.edu/～ptm/.

［8］S Kim，S V Kosonocky，D R Knebel.Understanding and minimizing ground bounce during mode transition of power gating structure［C］.Int.Symp.Low－Power Electron.Design，Aug.2003:22－25.