黃偉 劉濤 王華 潘衛(wèi)軍

（北京空間機(jī)電研究所，北京 100076）

1 引言

目前，F(xiàn)PGA被大量的應(yīng)用于星載電子設(shè)備的數(shù)據(jù)處理、探測(cè)器中流程控制以及時(shí)序發(fā)生。隨著系統(tǒng)復(fù)雜度的增加，100萬(wàn)門級(jí)以上規(guī)模的FPGA已經(jīng)廣泛的應(yīng)用于空間中[1]。然而隨著器件集成度的提高和工作電壓的降低，空間高能粒子對(duì)電子系統(tǒng)可靠性的威脅越來(lái)越大。防輻射加固是FPGA器件空間應(yīng)用必須考慮的問(wèn)題之一。

FPGA器件根據(jù)工藝和配置方式不同分為反熔絲型和SRAM型兩種?；诜慈劢z的FPGA一次燒寫成型，硬件固化，抗輻射的能力相對(duì)較強(qiáng)；基于電可擦除可編程只讀存儲(chǔ)器（Electrically Erasable Programmable Read-Only Memory，EEPROM）配置的SRAM型FPGA更容易受到空間輻射的影響[2]。但是，基于反熔絲的FPGA器件價(jià)格貴，不能重復(fù)燒寫，其邏輯門數(shù)也比SRAM型FPGA少。SRAM型FPGA因其具有豐富的資源以及靈活可配置的優(yōu)點(diǎn)，已被廣泛的應(yīng)用于各種宇航電子設(shè)備中，因此有必要研究SRAM型FPGA受輻射影響的機(jī)理以及提高其防輻射性能的方法。

本文介紹了SRAM型FPGA受單粒子效應(yīng)影響的機(jī)理，指明傳統(tǒng)的TMR設(shè)計(jì)架構(gòu)存在的不足，在此基礎(chǔ)上提出了一種改進(jìn)的TMR設(shè)計(jì)架構(gòu)，并將該架構(gòu)應(yīng)用于某星載設(shè)備關(guān)鍵控制電路的TMR設(shè)計(jì)中。

2 SRAM型FPGA中的單粒子效應(yīng)

基于SRAM的FPGA的電路功能是依靠存儲(chǔ)在SRAM型配置寄存器中的bits位實(shí)現(xiàn)的?？傮w上可分配置區(qū)和功能區(qū)。配置區(qū)的寄存器組成配置幀，其中的配置信息用于對(duì)功能區(qū)的可編程邏輯塊、可編程IO端口以及可編程互聯(lián)線的硬件編程[3]。功能區(qū)按照配置Bits位信息完成指定的功能。

空間輻照環(huán)境對(duì)SRAM型的FPGA造成的輻照效應(yīng)主要有：總劑量效應(yīng)（Total Ionizing Dose，TID）以及單粒子效應(yīng)（Single-Event Effects，SEE）[4]。總劑量效應(yīng)表現(xiàn)為互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor，CMOS）器件長(zhǎng)期受高能輻射而造成的性能退化，可以通過(guò)選擇新型材料，或者改善工藝來(lái)提高器件的使用壽命[5-6]。單粒子效應(yīng)表現(xiàn)為單個(gè)高能粒子轟擊造成的器件工作異常，按照表現(xiàn)不同可分為單粒子翻轉(zhuǎn)（Single Event Upset，SEU）、單粒子瞬態(tài)（Single Event Transient，SET）以及單粒子功能中斷（Single Event Function Interrupt，SEFI）等。對(duì)于100萬(wàn)門的電路而言，在深層太空中每個(gè)芯片的翻轉(zhuǎn)概率為1次/天[7]。因此，緩解單粒子效應(yīng)對(duì)器件的威脅已經(jīng)成為SRAM型FPGA空間應(yīng)用應(yīng)解決的首要問(wèn)題。

典型6管CMOS實(shí)現(xiàn)的SRAM單元結(jié)構(gòu)若受到宇宙高能粒子轟擊，有可能導(dǎo)致PMOS管與NMOS結(jié)合部位電子空穴分離，從而引起正負(fù)電荷的積累。積累的電荷量較小時(shí)會(huì)引起電路上的瞬態(tài)脈沖即SET，嚴(yán)重時(shí)將導(dǎo)致邏輯翻轉(zhuǎn)即SEU，也就是造成SRAM存儲(chǔ)單元存儲(chǔ)信息的改變。對(duì)于SRAM型FPGA，發(fā)生SEU的部位可能位于配置存儲(chǔ)區(qū)，也有可能位于功能區(qū)。若SEU問(wèn)題發(fā)生在配置存儲(chǔ)區(qū)，可以通過(guò)將EEPROM中的信息重新載入FPGA的配置幀來(lái)解決[8]；若SEU問(wèn)題發(fā)生在功能區(qū)，則可以選擇三模冗余設(shè)計(jì)技術(shù)來(lái)緩解。

3 傳統(tǒng)的TMR設(shè)計(jì)架構(gòu)

通過(guò)三模冗余設(shè)計(jì)技術(shù)可以實(shí)現(xiàn)對(duì)SRAM型FPGA邏輯電路的防輻射加固，該設(shè)計(jì)技術(shù)將原電路邏輯復(fù)制3份，然后添加多數(shù)選擇器來(lái)緩解單粒子的影響。該架構(gòu)能確保即使某一個(gè)分支發(fā)生邏輯錯(cuò)誤，系統(tǒng)仍能正確運(yùn)行，從而減小FPGA器件對(duì)SEU的敏感性。

傳統(tǒng)TMR設(shè)計(jì)架構(gòu)對(duì)用戶邏輯（可分解為組合邏輯加上寄存器）進(jìn)行了復(fù)制處理，3個(gè)相同的模塊接受3個(gè)相同的輸入，產(chǎn)生的結(jié)果送至多數(shù)選擇器，選擇器的輸出取決于3個(gè)輸入的多數(shù)，如圖1所示。

假設(shè)某一天用戶邏輯因SEU的影響而出錯(cuò)的概率為P0，選擇器出錯(cuò)概率為P1，兩者都采用FPGA中相同的邏輯資源實(shí)現(xiàn)，因此具有相同的數(shù)量級(jí)，根據(jù)文獻(xiàn)[7]，該數(shù)值應(yīng)該小于百萬(wàn)分之一。TMR操作之后，用戶邏輯出錯(cuò)的概率為PA，計(jì)算過(guò)程如式（1）：

由式（1）可見(jiàn)，用戶邏輯經(jīng)TMR操作后，電路受SEU影響而出錯(cuò)的概率大大降低，但仍存在如下不足：

1）如圖2所示，時(shí)鐘線若受到SET影響，有可能使中間結(jié)果被鎖存，導(dǎo)致輸出結(jié)果錯(cuò)誤；

2）若組合邏輯受SEU影響，由于電路沒(méi)有提供寄存器錯(cuò)誤恢復(fù)機(jī)制，導(dǎo)致本路錯(cuò)誤不能恢復(fù)；

3）選擇器的抗SEU的性能決定了整個(gè)TMR設(shè)計(jì)的性能，若多數(shù)選擇器受SEU影響，將導(dǎo)致輸出錯(cuò)誤。

圖1 傳統(tǒng)TMR電路結(jié)構(gòu)Fig.1 Traditional TMR circuit structure

圖2 傳統(tǒng)TMR時(shí)鐘易受SET影響Fig.2 Traditional TMR’s clock vulnerable to SET

4 改進(jìn)的TMR設(shè)計(jì)架構(gòu)

針對(duì)傳統(tǒng)TMR設(shè)計(jì)架構(gòu)的不足，圖3給出了一種改進(jìn)的TMR設(shè)計(jì)架構(gòu)：首先將用戶輸入信號(hào)以及時(shí)鐘進(jìn)行3模備份；然后將用戶邏輯復(fù)制3份，對(duì)寄存器的輸出結(jié)果做多數(shù)選擇，多數(shù)選擇器也做3模備份；多數(shù)選擇器之后添加前向的反饋回路；對(duì)多數(shù)選擇器的輸出結(jié)果進(jìn)行少數(shù)選擇處理，其結(jié)果作為輸出三態(tài)門的使能，該選擇器能夠在本路輸入與其它兩路都不同時(shí)，將本路輸出三態(tài)門設(shè)置為高阻。3個(gè)三態(tài)門的輸出在FPGA的輸出端口上實(shí)現(xiàn)線與。

圖3 改進(jìn)的TMR設(shè)計(jì)架構(gòu)Fig.3 Improved TMR design framework

假設(shè)少數(shù)選擇器某一天受SEU影響而出錯(cuò)的概率為P2，則該TMR設(shè)計(jì)架構(gòu)受SEU影響而出錯(cuò)的概率PB為：

式中 P0為用戶邏輯因SEU的影響而出錯(cuò)的概率；P1為選擇器出錯(cuò)概率；PA為用戶邏輯經(jīng)過(guò)傳統(tǒng)TMR方法加固后受SEU的影響而出錯(cuò)的概率。

由文獻(xiàn)[7]可知P0，P1，P2都在百萬(wàn)分之一的數(shù)量級(jí)，結(jié)合式（2）可見(jiàn)，與傳統(tǒng)TMR架構(gòu)相比，改進(jìn)的TMR架構(gòu)抗SEU的能力顯著提高，具有以下4個(gè)特點(diǎn)：

1）對(duì)輸入時(shí)鐘進(jìn)行3模備份，即使某一路時(shí)鐘受到SET影響，仍能保證結(jié)果正確；

2）多數(shù)選擇器也進(jìn)行了3模備份，這樣即使某一選擇器受SEU影響出錯(cuò)，仍可保證結(jié)果正確；

3）多數(shù)選擇器后面添加了反饋回路，可以及時(shí)糾正由組合邏輯帶來(lái)的寄存器錯(cuò)誤；

4）FPGA對(duì)PCB板的輸出端口添加了少數(shù)選擇器，該選擇器能夠在本路輸入與其它兩路不同時(shí)，將本路輸出三態(tài)門設(shè)置為高阻，這樣就不影響正確結(jié)果輸出。

為了節(jié)省有限的邏輯資源，應(yīng)盡可能的選用FPGA中的底層硬件資源完成TMR所需的操作。

5 某關(guān)鍵控制電路的TMR設(shè)計(jì)

某星載設(shè)備的FPGA軟件具有紅外探測(cè)器時(shí)序控制及數(shù)據(jù)編碼功能。頂層工程文件名為TimingTop，其中的Cp_DetClkGen模塊實(shí)現(xiàn)對(duì)探測(cè)器的加斷電控制功能，只有溫度下降到某一個(gè)閾值之下，并且接收到三線串口的加電指令之后，才能夠?qū)μ綔y(cè)器加電。若溫度不滿足要求或者沒(méi)有收到加電指令，電路受SEU影響而給探測(cè)器加電，有可能造成探測(cè)器的永久損傷，導(dǎo)致系統(tǒng)失效，因此必須要對(duì)其進(jìn)行設(shè)計(jì)加固。

借助于集成開發(fā)環(huán)境（Integrated Synthesis Environment，ISE），將改進(jìn)的TMR架構(gòu)應(yīng)用于Cp_DetClkGen模塊，對(duì)其進(jìn)行三模加固。如圖4實(shí)現(xiàn)流程分3步：

圖4 TMR實(shí)現(xiàn)流程Fig.4 TMR realization flow

1）建立第一個(gè)ISE工程并綜合得到.ngc格式網(wǎng)表文件，對(duì)綜合后的網(wǎng)表文件進(jìn)行仿真；

2）對(duì)1）中得到的Cp_DetClkGen模塊.ngc網(wǎng)表文件進(jìn)行TMR操作，生成三模加固后的.edif格式網(wǎng)表；

3）建立第二個(gè)ISE工程，將步驟2）中的edif文件作為頂層，對(duì)其進(jìn)行綜合、布局布線，生成Bit文件。為了驗(yàn)證三模加固操作的正確性，對(duì)三模操作后的網(wǎng)表文件進(jìn)行仿真。

Cp_DetClkGen資源占用情況及整個(gè)TimingTop工程TMR操作前、后資源占用情況如表1所示。通過(guò)表中數(shù)據(jù)對(duì)比可見(jiàn)，邏輯資源增加約為Cp_DetClkGen占用資源的2倍，符合預(yù)期。

?

目前該型號(hào)電路已經(jīng)在軌穩(wěn)定運(yùn)行，沒(méi)有觀察到控制電路誤操作現(xiàn)象。

6 結(jié)束語(yǔ)

本文闡述了SRAM型FPGA受SEU影響的機(jī)理，分析及實(shí)踐表明TMR設(shè)計(jì)方法可以有效緩解SEU對(duì)該類型器件的威脅。在分析傳統(tǒng)TMR設(shè)計(jì)架構(gòu)的不足之后，提出了一種改進(jìn)的TMR架構(gòu)，并利用該架構(gòu)對(duì)某星載設(shè)備關(guān)鍵控制電路進(jìn)行了TMR設(shè)計(jì)。TMR操作前后資源變化表明，改進(jìn)后的方法成功的實(shí)現(xiàn)了對(duì)指定模塊的TMR設(shè)計(jì)。

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