張珂勇

（電子科技大學(xué) 四川 成都 610054）

鎖相環(huán)頻率合成器作為一種相位負(fù)反饋控制技術(shù)，能提供高穩(wěn)定度的頻率輸出，具有以下優(yōu)點(diǎn)：鎖定時(shí)無(wú)剩余頻差；門限性能優(yōu)良；寬帶調(diào)制跟蹤性能好；窄帶載波跟蹤性能強(qiáng)；易于集成[1]。廣泛應(yīng)用于微處理器芯中的時(shí)鐘發(fā)生器、硬盤驅(qū)動(dòng)電路模塊、時(shí)鐘恢復(fù)電路等以及便攜式消費(fèi)電子產(chǎn)品中。隨著電子技術(shù)的發(fā)展，電子設(shè)備對(duì)對(duì)頻率合成器的要求也越來(lái)越高。文中旨在設(shè)計(jì)出滿足移動(dòng)通信中GSM下行頻率范圍930～960 MHz的頻率輸出，同時(shí)提出一種減少開發(fā)風(fēng)險(xiǎn)、加快鎖相環(huán)產(chǎn)品開發(fā)周期的設(shè)計(jì)方法。

1 鎖相環(huán)頻率合成器的原理

鎖相技術(shù)是通過(guò)比較輸入信號(hào)和壓控振蕩器VCO的輸出信號(hào)相位，取出與二者的相位差成正比的電壓作為控制電壓來(lái)控制VCO的輸出，以達(dá)到使二者信號(hào)頻率（相位）相等的目的?？傊i相環(huán)電路是用于產(chǎn)生與輸入信號(hào)相位同步的新的信號(hào)電路。其電路基本組成如圖1所示[2-4]。

圖1 PLL頻率合成框圖Fig.1 PLL frequency synthesis principle diagram

由基本原理得到，其輸出頻率f0=N*fv（fv為參考頻率）。令fv=200 kHz，f0=930～960 MHz，故分頻數(shù)N為 4 650～4 800。

1.1 利用ADIsimPLL快速選型與仿真

ADIsimPLL是ADI發(fā)布的鎖相環(huán)產(chǎn)品輔助設(shè)計(jì)及仿真工具，擁有強(qiáng)大的鎖相環(huán)芯片、VCO庫(kù)，能快速進(jìn)行產(chǎn)品選型與仿真，并能進(jìn)行包括環(huán)路濾波器在內(nèi)的外圍電路設(shè)計(jì)，避免復(fù)雜的環(huán)路濾波器計(jì)算，提高準(zhǔn)確度與效率[5-7]。運(yùn)用ADIsimPLL軟件可以選擇具有高集成度、頻率范圍為0 Hz～1.4 GHz的ADF4111作為鎖相環(huán)芯片，選用三階無(wú)源超前滯后濾波器為環(huán)路濾波器。軟件會(huì)根據(jù)需求自動(dòng)篩選出合適的VCO，在此選擇ZComm公司的V580ME02。其輸出頻率范圍為900～960 MHz，壓控靈敏度Kv為37 MHz/V。確定環(huán)路帶寬為10 kHz，相位裕度45°。自動(dòng)生成的鎖相環(huán)頻率合成器原理圖如圖2所示，環(huán)路濾波器參數(shù)如表1所示。

1.2 利用ADS進(jìn)一步仿真優(yōu)化

ADS全稱為 Advanced Design System，是美國(guó)安捷倫（Agilent）公司所生產(chǎn)擁有的電子設(shè)計(jì)自動(dòng)化軟件。ADS功能十分強(qiáng)大，包含時(shí)域電路仿真 （SPICE-like Simulation）、頻域電路仿真 （Harmonic Balance、Linear Analysis）、 三維電磁仿真、通信系統(tǒng)仿真（Communication System Simulation）和數(shù)字信號(hào)處理仿真設(shè)計(jì)（DSP），是微波、射頻電路仿真分析的首選工具[8]。

圖2 ADIsimPLL仿真圖Fig.2 ADIsimPLL schematic diagram

表1 ADIsimPLL得到的環(huán)路濾波器參數(shù)Tab.1 Parameters of loop filter from ADIsimPLL

表2 ADS優(yōu)化得到的環(huán)路濾波器參數(shù)Tab.2 Parameters of loop filter optimized by ADS

以上仿真在10 kHz處的相位裕度為45°，滿足了條件，但是并沒有得到最大相位裕度，可能造成系統(tǒng)的不穩(wěn)定，因此仍需進(jìn)一步利用ADS進(jìn)行優(yōu)化[9-10]。在ADS中建立鎖相環(huán)的瞬態(tài)響應(yīng)仿真，設(shè)置變量 Kv=37 MHz，Id=0.004 5 A，No=4750，環(huán)路帶寬為10 kHz，添加相關(guān)優(yōu)化變量，使其在10 kHz處的相位裕度達(dá)到最大。優(yōu)化后的環(huán)路濾波器參數(shù)如表2所示，與優(yōu)化前有較大變化。開、閉環(huán)增益（相位）曲線響應(yīng)如圖3所示，可見其相位裕度提高到47.2°。鎖定時(shí)間如圖4所示，其鎖定時(shí)間為377.5 μs。從各部分相位噪聲關(guān)系圖6可以看出，總的相位噪聲優(yōu)于-80 dBc/Hz@10 kHz?？梢娎肁DS進(jìn)一步仿真優(yōu)化使電路的穩(wěn)定性有了較大提升。

圖3 開、閉環(huán)增益曲線Fig.3 Open and closed loop amplitude responses

圖4 開、閉環(huán)相位曲線Fig.4 Open and closed loop phase responses

圖5 輸出頻率的鎖定時(shí)間Fig.5 VCO frequency versus time

2 結(jié)束語(yǔ)

文中在利用ADS設(shè)計(jì)PLL頻合器前使用ADIsimPLL進(jìn)行快速選型與環(huán)路濾波器的參數(shù)確定，避免繁瑣的選型與復(fù)雜的推導(dǎo)計(jì)算，進(jìn)而快速設(shè)計(jì)出輸出頻率為930～960 MHz，性能指標(biāo)優(yōu)良的鎖相環(huán)頻率合成器。該方案提高了設(shè)計(jì)精準(zhǔn)度，有力地縮短了設(shè)計(jì)周期，為快速設(shè)計(jì)鎖相環(huán)頻率合成器提供一種行之有效的辦法。

圖6 各部分相位噪聲關(guān)系Fig.6 Contributions to VCO phase noise

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