李 宇，丁法珂

（中國空空導彈研究院 河南 洛陽 471009）

在傳統(tǒng)的數(shù)據(jù)接收處理流程中，遙測接收機將接收到的射頻信號進行兩次下變頻到零中頻，然后經(jīng)過D/A輸出基帶信號；PCM數(shù)據(jù)流經(jīng)過位同步、幀同步后恢復出數(shù)據(jù)[1]，通過數(shù)據(jù)處理計算機將數(shù)據(jù)進行顯示和存儲。隨著現(xiàn)代電子技術的迅猛發(fā)展，高速A/D芯片的出現(xiàn)和大容量FPGA芯片的成熟應用，高度集成的數(shù)字化解調(diào)技術應運而生，筆者提出了一種基于FPGA的全新數(shù)字化的PCM中頻解調(diào)器的設計方案。本方案具有高度的集成性，較低的誤碼率，硬件資源少、實現(xiàn)簡單等優(yōu)點。

1 功能和設計要求

1.1 中頻解調(diào)器的功能

中頻解調(diào)器主要完成對接收機70 M中頻信號進行數(shù)字化處理，然后通過位同步器重建碼元時鐘、恢復串行數(shù)據(jù)和碼型轉換；通過幀同步器完成字、幀同步，對齊幀結構數(shù)據(jù)格式，并將串行數(shù)據(jù)流轉換為并行數(shù)據(jù)流；最后通過計算機將數(shù)據(jù)進行存儲和處理。其主要功能組成如圖1所示。

圖1 中頻解調(diào)器功能框圖Fig.1 Functional block diagram of intermediate frequency demodulation

1.2 中頻解調(diào)器的技術要求

中頻解調(diào)器的位速率、幀長等多項指標都是可編程設置的，具體指標如下：

1） 輸入頻率：70 MHz；

2） 輸入信號強度：（-10±5）dBm；

3）位速率范圍100 kbps～5 Mbps可編程；

4）碼型：NRZ_L/M/S可選擇；

5） 字長：8；

6） 幀長：8～1024可編程；

7） 同步碼長度：4～32位；

8）同步碼位置：在前或在后；

9）輸出：USB接口輸出。

2 設計思路和方案

2.1 高速A/D采樣設計

自軟件無線電的概念提出后，模擬信號數(shù)字化是軟件無線電設計中的關鍵所在。在軟件無線電的設計中，A/D模塊完成模擬信號到數(shù)字信號的轉換，A/D采樣頻率的選擇會對原有信號以及后面數(shù)字信號處理產(chǎn)生重要的影響，所以如何選擇合適的采樣頻率是中頻解調(diào)器的關鍵設計之一。采樣定理主要包括Nyquist采樣定理[2]和帶通采樣定理[3]，對于信號頻譜分布在頻帶（fL，fH）上的帶通信號進行采樣，通常采用帶通采樣定理，來選取合適的采樣頻率。

根據(jù)帶通信號采樣理論公式，采樣速率fs滿足：

式中，n取能滿足 fs≥2（fH-fL）的最大正整數(shù)，則用 fs進行等間隔采樣所得到的信號采樣值能準確地恢復原信號。

本系統(tǒng)中頻帶寬最大為10 M，因此ADC模塊選用40 MHz的采樣頻率、12位量化。

2.2 數(shù)字變頻及濾波器設計

變頻模塊的設計是整個設計的關鍵部分之一。如圖2所示，該模塊由NCO、CIC濾波器、半帶濾波器和FIR濾波器組成。NCO通過與A/D之后的中頻信號進行混頻，從而得到基帶頻率的I、Q兩路正交信號，這兩路信號分別通過CIC濾波器[4]、半帶濾波器以及FIR濾波器的抽取和濾波，最終得到要求速率的數(shù)字信號，從而實現(xiàn)數(shù)字信號由中頻頻率到基帶頻率的轉變。

圖2 DDC模塊實現(xiàn)框圖Fig.2 Implementation block diagram of DDC module

2.3 鑒頻單元設計[6]

從理論上來說，可以直接利用頻率是相位對時間的微分關系來實現(xiàn)鑒頻。 假設瞬時頻率為 f（t），瞬時相位為 φ（t），同相分量為 I（t），正交分量為 Q（t），則根據(jù)：

可以得到：

對于調(diào)頻信號，其幅值近似恒定，若假設 I2（t）+Q2（t）=1，則有：

對應的數(shù)學域表達式為：

這就是利用 I（n）、Q（n）計算瞬時頻率 f（n）的近似公式。

數(shù)字鑒頻單元實現(xiàn)結構如圖3所示。

圖3 鑒頻單元實現(xiàn)框圖Fig.3 Implementation block diagram of discriminator unit

2.4 跟蹤環(huán)路設計

本系統(tǒng)設計中采用的是均勻采樣二階DPLL[5]。

典型均勻采樣二階DPLL相位模型可以用圖4來表示，它由相位檢測器PD、數(shù)字環(huán)路濾波器（Digital Loop Filter）和數(shù)字控制本振（Numerically Control Oscillator）組成。在這個DPLL中，相位檢測器PD根據(jù)輸入相位或計算相位誤差。相位誤差通過數(shù)字環(huán)路濾波DLF并用于控制數(shù)字控制本振NCO的瞬時輸出相位。在圖4中，系數(shù)C1和C2是數(shù)字環(huán)路濾波器（DLF）的參數(shù)，是影響環(huán)路帶寬和環(huán)路響應時間的重要參數(shù)，而C是確定DPLL中心頻率的常數(shù)。這種DPLL的最大優(yōu)點就是具有線性相位，從而保證了捕獲時間小和鎖相范圍大的性能。

圖4 數(shù)字鎖相環(huán)相位模型Fig.4 Phase model of digital phase-locked loop

均勻采樣二階DPLL誤差傳遞函數(shù)幅頻特性具有明顯的高通特性，而且通帶截止頻率基本上和環(huán)路自由振蕩頻率一致，所以理論上只要恰當?shù)剡x擇環(huán)路自由振蕩頻率就可以得到我們所希望的等效高通濾波器。特別是當通帶截止頻率很小時，高通特性的性能會更好，因為通帶將更加平坦。所以用這種方法實現(xiàn)窄帶高通濾波器要比常規(guī)的FIR和HR濾波器都經(jīng)濟。因此，利用均勻采樣二階DPLL誤差傳遞函數(shù)的高通特性濾除緩慢變化的載波頻偏和多譜勒頻率成份，實現(xiàn)等效的開環(huán)頻率跟蹤。

2.5 位同步設計

本設計方案中的位同步器主要由同相、正交積分環(huán)路、數(shù)字序列濾波器、分頻器和碼型變換器幾部分組成。其結構原理如圖5所示，下面將分別說明各個主要組成部分的原理與實現(xiàn)的功能。

圖5 位同步器結構框圖Fig.5 Structure diagram of bit synchronizer

同相正交積分環(huán)路主要用于實現(xiàn)對接收信號和同步信號的鑒相，利用匹配濾波的原理，比較接收到的信號和晶振產(chǎn)生經(jīng)過分頻后的信號兩者之間的相位差，輸出超前或滯后脈沖，用于調(diào)整位同步脈沖的相位。同相積分器在清除時刻的采樣輸出極性，取決于輸入碼元的極性，而與同步與否以及相位誤差的極性無關。因此，可以將同相積分器的輸出經(jīng)過保持電路后再進行過零檢測來得到碼元轉換的信息。

當存在噪聲時，如果超前、滯后脈沖直接用于環(huán)路相位調(diào)節(jié)，將產(chǎn)生相位抖動，特別是在信噪比低或接近于零的情況下，問題更加嚴重。為此，環(huán)路中需要使用序列濾波器。這種濾波器專門用于鑒相器輸出的超前或滯后脈沖的情況。它由計數(shù)容量為2N的可逆計數(shù)器構成，其結構如圖6所示。

圖6 序列濾波器結構Fig.6 Structure of sequence filter

可逆計數(shù)器對超前脈沖進行向上計數(shù)，對滯后脈沖進行向下計數(shù)。在開始計數(shù)時，可逆計數(shù)器的狀態(tài)為N，當超前脈沖比滯后脈沖多N個時，可逆計數(shù)器計滿到容量2N，同時輸出一個推后控制脈沖，以便用它去控制本地估算信號的相位推后一步。與此同時，或門就輸出一個脈沖，將可逆計數(shù)置N，重新開始計數(shù)。而當滯后脈沖比超前脈沖多N個時，可逆計數(shù)器的計數(shù)值為0，同時輸出一個提前控制脈沖，以便用它去控制本地估算信號的相位前移一步。這時，或門也輸出一個脈沖，將可逆計數(shù)置N，重新開始計數(shù)。

當鎖相環(huán)路進入同步狀態(tài)之后，超前或滯后脈沖產(chǎn)生的概率趨于相等。而由噪聲引起的超前或滯后脈沖也是等概率的。因此，在這種情況下，計數(shù)器在N值上下徘徊，超前脈沖和滯后脈沖之差達到計數(shù)容量N的概率是很小的。所以，在鎖相環(huán)路同步的狀態(tài)下，序列濾波器通常是沒有輸出的。這就減少了由噪聲引起的對鎖相環(huán)路的誤控作用。濾波器有效的濾除了噪聲對環(huán)路的干擾，而且在同步狀態(tài)下不產(chǎn)生附加的相位抖動。計數(shù)容量N的取值很重要，直接影響著環(huán)路的過渡過程。N取得大，對抑制噪聲有利，但同時又加大了環(huán)路進入同步狀態(tài)的時間，使得環(huán)路帶寬變窄。反之，N取得小，可以加速環(huán)路的同步，而對噪聲的抑制能力就隨之降低，環(huán)路帶寬變寬。因此根據(jù)實際情況以及不同的信噪比，選擇不同的N值。本設計的隨機徘徊濾波器采用可變模（N值可編程）設計，加大了可編程碼同步器的靈活性。但是，加入數(shù)字序列濾波器后，雖然抗干擾性能有改善，但卻使相位調(diào)整速度減慢了。若位同步脈沖的相位超前較多，鑒相器數(shù)要輸出N個超前脈沖才能使位同步脈沖的相位調(diào)整一次，調(diào)整時間增加了N倍。為此給出了一種縮短相位調(diào)整時間的原理圖如圖7所示。

當輸入連續(xù)超前（滯后）脈沖多于N個后，數(shù)字序列濾波器輸出一超前（滯后）脈沖，使觸發(fā)器C1（C2）輸出高電平，打開與門1（與門2），輸入的超前滯后脈沖就通過與門加至相位調(diào)整電路，如果鑒相器還連續(xù)的輸出超前（滯后）脈沖，那么此時觸發(fā)器的輸出已使與門打開，這些脈沖就可以連續(xù)的送至相位調(diào)整電路，而不需要再等待N個。對隨機干擾來說，輸出的使零星的超前（滯后）脈沖，這會使觸發(fā)器置“0”，這時電路的作用和數(shù)字序列濾波器相同，仍具有良好的抗干擾性能。N次分頻器是一個簡單的除N計數(shù)器。N次分頻器對脈沖加減電路的輸出脈沖再進行N分頻，得到整個數(shù)字鎖相環(huán)路輸出的位同步時鐘信號fclk。同時，因為fclk=CLK/2N，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率。

圖7 縮短相位調(diào)整時間的原理圖Fig.7 Schematic diagram of shorting the adjustment time of phase

2.6 幀同步設計

輸入數(shù)據(jù)流經(jīng)過串/并轉換后，與本地幀同步碼進行同或運算，產(chǎn)生32位相關結果再與屏蔽位相與，屏蔽掉無關位后進入全加網(wǎng)絡，經(jīng)全加運算，以6位二進制碼輸出，然后與門限值進行比較。大于門限值表示接收到幀同步碼。三態(tài)邏輯電路保證幀同步器在3個固定模式（搜索、校核、鎖定）上工作。在搜索態(tài)，不使用窗口，符合相關器輸出即認為是幀同步碼。一旦接收到幀同步碼，由搜索態(tài)轉入校核態(tài)。位/字計數(shù)器、字/幀計數(shù)器復位，二者開始計數(shù)，這個過程一直持續(xù)到字/幀計數(shù)器達到預定的字/幀數(shù)。這時字/幀計數(shù)器輸出一特定信號至窗口產(chǎn)生器，以預期檢測位為中心產(chǎn)生窗口脈沖。利用幀同步碼的周期性，下一個檢測位應落在窗口脈沖寬度內(nèi)，三態(tài)邏輯產(chǎn)生第二個幀標志脈沖。若在窗口范圍內(nèi)，沒有幀碼，在統(tǒng)計意義上多半是虛警，三態(tài)邏輯從校核重新返回到搜索態(tài)。在校核態(tài)，只有連續(xù)通過預定的校核幀數(shù)，幀同步器才進入鎖定態(tài)。在鎖定態(tài)，即使在幀同步碼發(fā)生漏檢或數(shù)據(jù)錯誤的情況下，幀標志脈沖也由本地產(chǎn)生。從而避免了由于幀同步碼的漏檢而造成的數(shù)據(jù)丟失。連續(xù)漏檢超過預定的保護幀數(shù)，幀同步即返回搜索態(tài)，否則將重新計數(shù)，一直保持在鎖定態(tài)。

3 測試結果和分析

在實驗室內(nèi)使用一個性能指標較高的下變頻器和該設備配合進行了測試，測試結果見表1。從測試結果來看該設備能夠在1～3 Mbps的位速率范圍內(nèi)完成數(shù)據(jù)的可靠解調(diào)，誤碼率在允許范圍之內(nèi)。

在后續(xù)長時間拷機測試過程中，該解調(diào)器工作性能穩(wěn)定。在使用信號源對該解調(diào)器測試時，輸入信號強度在0～-30 dBm內(nèi)范圍變化，輸入調(diào)制信號頻率在100 kbps～5 Mbps范圍內(nèi)變化時，該解調(diào)器也能夠很好地工作，說明了全新數(shù)字化中頻解調(diào)器的設計是穩(wěn)定可靠的，可以進行下一步工程化研制。而該設計的集成度高、體積尺寸小，便于小型化設計應用等優(yōu)點體現(xiàn)了該設計的優(yōu)越性，將來必定會得到越來越廣泛的應用。

表1 解調(diào)器測試結果Tab.1 The test results of demodulator

4 結束語

目前應用范圍較廣的解調(diào)器解調(diào)位速率比本設計要高，在10 Mbps以上，因此本設計的下一步的改進方向是將解調(diào)能力進行擴展，這主要取決于所選擇的FPGA內(nèi)部鎖相環(huán)的時鐘和FPGA的容量及數(shù)據(jù)處理速度。

文中方法只是對從中頻直接進行采樣、鑒頻、進行位幀同步的驗證，實踐證明該方法設計有效，測試結果接近理想值，下一步目標是完成工程化研制，投入實踐應用。

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