劉昌金 徐 君 陳 敏 徐德鴻

（浙江大學(xué)電氣工程學(xué)院 杭州 310027）

1 引言

在傳統(tǒng)化石能源日益緊張和環(huán)境污染日益加劇的情況下，開(kāi)發(fā)和利用風(fēng)能受到了廣泛關(guān)注。截至2010年，全球累計(jì)風(fēng)電裝機(jī)容量已接近 200GW，我國(guó)達(dá)到 44.7GW，成為風(fēng)電裝機(jī)容量第一大國(guó)。隨著風(fēng)力發(fā)電在整個(gè)電力系統(tǒng)所占比例越來(lái)越大，電網(wǎng)非理想情況下的風(fēng)電機(jī)組并網(wǎng)運(yùn)行性能成為了研究的重點(diǎn)[1-4]。

雙饋風(fēng)力發(fā)電系統(tǒng)的電壓定向矢量控制通?；谕叫D(zhuǎn)坐標(biāo)變換，需要準(zhǔn)確的電網(wǎng)電壓頻率和相位信息[5]。在電壓畸變、頻率跳變、相位突變以及三相不對(duì)稱等電網(wǎng)非理想情況下，亟須解決的問(wèn)題是快速、準(zhǔn)確地鎖定電網(wǎng)電壓頻率和相位。硬件鎖相電路一般依賴于電壓信號(hào)零點(diǎn)時(shí)刻的檢測(cè)，當(dāng)電網(wǎng)畸變時(shí)，信號(hào)零點(diǎn)與基波零點(diǎn)不一致，甚至可能在基波零點(diǎn)附近存在多個(gè)信號(hào)過(guò)零點(diǎn)，且在三相相位不對(duì)稱時(shí)難以分離出正序電壓的相位[6]。為此，文獻(xiàn)[7,8]采用了一種不依賴于電壓信號(hào)零點(diǎn)檢測(cè)的軟件鎖相方法，但該方法在電網(wǎng)出現(xiàn)諧波和三相不對(duì)稱時(shí)不能很好地跟蹤電網(wǎng)的相位和頻率。文獻(xiàn)[9,10]指出，通過(guò)合理設(shè)計(jì)環(huán)路濾波器可有效降低諧波和三相不對(duì)稱對(duì)鎖相環(huán)路的影響，但又不可避免地降低了鎖相環(huán)路的動(dòng)態(tài)性能。為了消除三相不對(duì)稱對(duì)軟件鎖相環(huán)路的影響，文獻(xiàn)[5]給出了一種基于正、負(fù)序旋轉(zhuǎn)坐標(biāo)變換的雙dq鎖相方法，該方法需要利用截止頻率較低的低通濾波器來(lái)提取正、負(fù)序分量的幅值，在獲得較好穩(wěn)態(tài)性能的同時(shí)影響了動(dòng)態(tài)性能的提高。文獻(xiàn)[11,12]采用了基于兩相靜止坐標(biāo)系的延時(shí)信號(hào)消除方法來(lái)分離出所需正序電壓分量，然而該算法并不能消除由于電網(wǎng)的5次正序、7次負(fù)序諧波分量而在鎖相環(huán)路中引入的4倍、8倍工頻周期脈動(dòng)量，限制了鎖相環(huán)路動(dòng)態(tài)性能的進(jìn)一步提高。為保證雙饋風(fēng)電機(jī)組在電網(wǎng)非理想情況下仍能獲得較好的鎖相性能，本文在上述研究的基礎(chǔ)上，對(duì)電網(wǎng)非理想情況時(shí)的軟件鎖相性能進(jìn)行了分析，從提高鎖相環(huán)的穩(wěn)態(tài)精度和動(dòng)態(tài)性能方面提出了一種適用于電網(wǎng)非理想情況下的軟件鎖相控制方法。

2 dq坐標(biāo)系中的鎖相模型

同步旋轉(zhuǎn) dq坐標(biāo)系的軟件鎖相算法如圖 1所示，Park坐標(biāo)變換相當(dāng)于鑒相器，環(huán)路濾波器一般采用比例-積分（PI）控制器，積分環(huán)節(jié)相當(dāng)于壓控振蕩器。圖 1中，usa、usb和 usc為電網(wǎng)三相電壓，usd、usq分別為 dq坐標(biāo)系的 d、q軸電壓，ω0、ωp分別為鎖相環(huán)的初始角頻率和輸出角頻率，fp、θp分別為鎖相環(huán)的輸出頻率和相位，Gcon(s)為環(huán)路濾波器的傳遞函數(shù)。

圖1 基于dq坐標(biāo)系的鎖相算法框圖Fig.1 Block diagram of dq-PLL

若電壓為三相對(duì)稱且不含諧波的理想電網(wǎng)，其三相電壓的表達(dá)式可寫(xiě)成

式中，E1、θ1分別為電網(wǎng)相電壓的幅值和相位；θ1=ω1t+ φ1；ω1=2 π f1；f1、φ1分別為電網(wǎng)相電壓的頻率和初相角。經(jīng)過(guò)Park坐標(biāo)變換得到dq坐標(biāo)系的電網(wǎng)電壓為

式中，Tabc/dq為三相靜止 abc坐標(biāo)系到同步旋轉(zhuǎn) dq坐標(biāo)系的 Park變換矩陣；θp為鎖相環(huán)輸出相位，θp= ωpt + φp；φp為鎖相環(huán)輸出相位的初相角。

當(dāng)電網(wǎng)相電壓的相位與鎖相環(huán)輸出的相位之間的差值較小時(shí)，式（2）可近似認(rèn)為

式中，K為鑒相器的增益，K=E1。

由此，可得出基于dq坐標(biāo)系的軟件鎖相環(huán)的線性化模型，如圖2所示。

因此，可用usq來(lái)反映相位的誤差信息e(t)

圖2 dq鎖相環(huán)的線性化模型Fig.2 dq-PLL linear model

3 電網(wǎng)非理想情況下的鎖相實(shí)現(xiàn)

3.1 電網(wǎng)非理想時(shí)的鎖相分析

電網(wǎng)非理想時(shí)，可能的電壓質(zhì)量問(wèn)題包括電壓驟變導(dǎo)致的相位和頻率突變、電壓畸變以及三相不對(duì)稱。一般情況下，畸變電網(wǎng)的諧波分量主要為奇次諧波，每相電壓為奇諧波函數(shù)[13]。當(dāng)電網(wǎng)電壓三相不對(duì)稱時(shí)，基于對(duì)稱分量法[14]，電網(wǎng)電壓可描述為對(duì)稱的正序電壓、負(fù)序電壓和零序電壓的合成。因此，電網(wǎng)非理想時(shí)的三相電壓可表示為

假定鎖相環(huán)能夠跟蹤電網(wǎng)相位，從式（6）可知，式（5）中的基波正序分量將轉(zhuǎn)換成直流量，基波負(fù)序分量轉(zhuǎn)換成頻率為 2f1的交流量，低次諧波成分中的5次負(fù)序、7次正序分量轉(zhuǎn)換成頻率為6f1的交流量，5次正序和7次負(fù)序分別轉(zhuǎn)換成頻率為4f1、8f1的交流量。這些低頻的交流成分會(huì)在鎖相環(huán)路中引入波動(dòng)，影響鎖相性能，甚至可能導(dǎo)致鎖相失敗。為了抑制交流成分，通常在鎖相環(huán)路中串聯(lián)一個(gè)截止頻率遠(yuǎn)低于 2f1的低通濾波器，這使得鎖相環(huán)的動(dòng)態(tài)響應(yīng)具有較大的延時(shí)，不利于電網(wǎng)發(fā)生故障時(shí)雙饋風(fēng)電機(jī)組并網(wǎng)變流器快速跟蹤電網(wǎng)相位。

3.2 基于abc坐標(biāo)系延時(shí)算法的dq鎖相方法

為了進(jìn)一步提高鎖相環(huán)的動(dòng)態(tài)性能，應(yīng)增加鎖相環(huán)路的帶寬。然而帶寬的增加可能削弱環(huán)路對(duì)低次諧波的抑制能力，影響鎖相環(huán)的穩(wěn)態(tài)性能。對(duì)于具有低通濾波特性的鎖相環(huán)路而言，諧波頻率越高則其在環(huán)路中的衰減系數(shù)越大。因此，可提高諧波在環(huán)路中的脈動(dòng)頻率來(lái)改善鎖相環(huán)的穩(wěn)態(tài)性能。

文獻(xiàn)[14,15]給出了一種基于三相靜止坐標(biāo)系（abc坐標(biāo)系）的延時(shí)信號(hào)消除算法分離正、負(fù)序分量，最大的延時(shí)時(shí)間為2T1/3 (T1為基波周期)。為了縮短延時(shí)時(shí)間，可采用式（7）的改進(jìn)延時(shí)方法來(lái)提取基波正序分量

這樣，經(jīng)過(guò)T1/3就可以提取出正序分量。將式（5）代入式（7）可得到經(jīng)過(guò)延時(shí)算法處理后的三相電壓表達(dá)式為

對(duì)于式（8）的三相電壓表達(dá)式，經(jīng)過(guò) Park坐標(biāo)變換后，可寫(xiě)出對(duì)應(yīng)于dq坐標(biāo)系的電壓表達(dá)式為

由式（9）可知，采用abc坐標(biāo)系延時(shí)信號(hào)消除算法進(jìn)行正、負(fù)序分離后，能夠消除因基波負(fù)序分量而產(chǎn)生的頻率為 2f1的脈動(dòng)量，也消除了因 5次正序、7次負(fù)序諧波成分而引入的頻率為 4f1、8f1的脈動(dòng)量，同時(shí)將鎖相環(huán)路中的最低脈動(dòng)頻率提高到了6f1。在保證鎖相環(huán)穩(wěn)態(tài)性能的前提下，理論上的環(huán)路帶寬也可獲得提高?；赼bc坐標(biāo)系延時(shí)算法的dq鎖相控制框圖如圖3所示。

圖3 基于abc坐標(biāo)系延時(shí)算法的dq鎖相框圖Fig.3 Block diagram of dq-PLL based on abc delay signal cancellation

圖3中，采用了截止頻率為200Hz的二階巴特沃斯濾波器來(lái)增大鎖相環(huán)輸出頻率中可能存在的6f1脈動(dòng)量的衰減率，Tp為鎖相環(huán)濾波后的電壓周期。

4 設(shè)計(jì)與分析

為獲得較好的鎖相精度，環(huán)路濾波器可由一階低通濾波器串聯(lián)PI控制器組成，其傳遞函數(shù)為

式中，τ 為低通濾波器的時(shí)間常數(shù)；kp、ki分別為PI控制器的比例、積分系數(shù)。為增大鎖相環(huán)路在6f1頻率處的衰減，可設(shè)置τ =0.001 6s，使得低通濾波器在300Hz處的獲得-10dB的衰減率。

結(jié)合圖2的鎖相環(huán)線性化模型，可得到該系統(tǒng)的開(kāi)環(huán)傳遞函數(shù)為

為獲得較好的動(dòng)態(tài)性能，設(shè)定 Gopen(s)的穿越頻率fc為20Hz。為獲得較大的相位裕量，可設(shè)計(jì)零點(diǎn)處的轉(zhuǎn)折頻率fT1和極點(diǎn)處的轉(zhuǎn)折頻率fT2為

由此，可算出在歸一化鎖相環(huán)路（K=1）的PI控制器參數(shù)為：kp=120，ki=800。圖 4給出了開(kāi)環(huán)系統(tǒng)的頻率特性。從圖4a可知，鎖相環(huán)路在300Hz處的增益為-34dB。

圖4 鎖相環(huán)路開(kāi)環(huán)系統(tǒng)的頻率特性Fig.4 Bode plots of PLL open-loop system

5 仿真與實(shí)驗(yàn)驗(yàn)證

為了驗(yàn)證在不同電網(wǎng)情況下的基于abc坐標(biāo)延時(shí)算法的dq鎖相方法的有效性，進(jìn)行了實(shí)驗(yàn)?zāi)M測(cè)試。實(shí)驗(yàn)中，主要由可編程交流電源（型號(hào)Chroma 6463）來(lái)模擬非理想情況時(shí)的電網(wǎng)電壓，鎖相算法由DSP（型號(hào)TMS320F2808）實(shí)現(xiàn)。單相接地短路故障是電網(wǎng)中最常見(jiàn)的故障，實(shí)驗(yàn)中讓a相電壓跌落80%，造成三相電壓之間的不對(duì)稱，也導(dǎo)致線電壓之間出現(xiàn)相位偏移，圖5給出了單相跌落時(shí)的鎖相測(cè)試結(jié)果。圖5a為dq鎖相算法輸出結(jié)果，頻率含有由不對(duì)稱所引入的100Hz波動(dòng)成分，導(dǎo)致相位存在相應(yīng)頻率分量的波動(dòng)成分。圖 5b為利用 abc延時(shí)算法得到的改進(jìn)dq鎖相結(jié)果，消除了不對(duì)稱所導(dǎo)致的頻率和相位波動(dòng)，相位跟蹤較好；在a相電壓跌落瞬間，頻率調(diào)節(jié)平穩(wěn)，較快完成了跟蹤過(guò)程。

圖5 電網(wǎng)從正常到單相跌落80%時(shí)的鎖相結(jié)果Fig.5 Behavior of dq-PLL and improved dq-PLL under 80% voltage drop of phase a

圖6給出了三相對(duì)稱跌落80%時(shí)的鎖相測(cè)試結(jié)果。此時(shí)傳統(tǒng)的dq鎖相方法和基于abc坐標(biāo)延時(shí)算法的dq鎖相方法都能夠很好地跟蹤電壓相位，頻率波動(dòng)較小，實(shí)現(xiàn)了平穩(wěn)過(guò)渡。

圖6 電網(wǎng)從正常到三相對(duì)稱跌落80%時(shí)的鎖相結(jié)果Fig.6 Behavior of dq-PLL and abc-PLL under 80%voltage drop of three-phase

圖7給出了電網(wǎng)發(fā)生畸變時(shí)的鎖相測(cè)試結(jié)果。由于可編程交流電源尚無(wú)諧波注入功能，實(shí)驗(yàn)中利用雙路數(shù)字信號(hào)發(fā)生器來(lái)模擬畸變時(shí)電壓信號(hào)，電壓信號(hào)直接送給DSP的采樣端口，電壓信號(hào)頻譜如圖7c所示，諧波次數(shù)主要為5次和7次，5次諧波含量為7.0%，7次諧波含量為6.9%，電壓總畸變率（THD）為10%。圖7a為傳統(tǒng)dq鎖相方法得到的結(jié)果，從圖可知，鎖相輸出存在低頻的波動(dòng)成分。圖7b采用abc延時(shí)算法后，5次正序和7次負(fù)序諧波被濾除，5次負(fù)序和7次正序諧波轉(zhuǎn)換成300Hz的波動(dòng)成分，該波動(dòng)成分基本由環(huán)路濾波器消除，穩(wěn)態(tài)性能較好，如圖7b所示。

圖7 電網(wǎng)畸變時(shí)的鎖相結(jié)果Fig.7 Behavior of dq-PLL and abc-PLL under distortion grid

為了驗(yàn)證基于abc坐標(biāo)系延時(shí)算法的改進(jìn)鎖相方法在同時(shí)含有電壓畸變、電壓跌落和相位突變等電網(wǎng)非理想情況時(shí)的相位跟蹤性能，進(jìn)行了仿真測(cè)試，結(jié)果如圖8所示。圖8a為注入5次諧波的三相電壓波形，THD為7%，在0.1s時(shí)刻三相電壓對(duì)稱跌落80%并發(fā)生30°的相位突變。經(jīng)過(guò)abc延時(shí)信號(hào)消除算法提取出的三相電壓正序分量在圖 8b給出。圖8c為鎖相環(huán)得到的電壓相位。圖8d為電壓初相角的變化曲線，可以看到，該鎖相環(huán)的輸出能夠在 0.08s內(nèi)跟蹤上電網(wǎng)電壓的相位，具有較快的動(dòng)態(tài)性能，能夠滿足文獻(xiàn)[16]中列出的風(fēng)電場(chǎng)并網(wǎng)規(guī)約（Grid Code）的動(dòng)態(tài)要求。

圖8 改進(jìn)dq鎖相方法在電網(wǎng)非理想時(shí)的動(dòng)態(tài)測(cè)試Fig.8 Dynamic behavior of improved dq-PLL under non-ideal grid

圖9為改進(jìn)后的鎖相方法與其他兩種主要的軟件鎖相方法的比較。在設(shè)計(jì)的控制參數(shù)（見(jiàn)下表）能夠滿足相同的穩(wěn)態(tài)性能條件下，讓電壓頻率從50Hz階躍跳變到 51Hz時(shí)的動(dòng)態(tài)性能比較結(jié)果如圖9所示。由圖9可知，改進(jìn)后的dq鎖相方法動(dòng)態(tài)響應(yīng)速度較快，而傳統(tǒng)的dq鎖相方法較慢，這是由于傳統(tǒng)的 dq鎖相方法需要設(shè)計(jì)較低的環(huán)路帶寬來(lái)抑制由于電網(wǎng)不對(duì)稱所引入的二倍工頻脈動(dòng)量。

圖9 頻率突升1Hz時(shí)的鎖相環(huán)動(dòng)態(tài)響應(yīng)Fig.9 PLLs response after frequency 1 Hz step change

表 幾種鎖相方法的控制參數(shù)Tab. Control parameters of PLLs

圖10是本文提出的鎖相方法在1.5MW雙饋風(fēng)力發(fā)電實(shí)驗(yàn)平臺(tái)上的實(shí)測(cè)波形。電網(wǎng)中接有較大容量的整流性負(fù)載并導(dǎo)致電壓畸變，線電壓的 THD為10.8%，其中5次為9.6%，7次為2.0%。從圖10可以看出，在電網(wǎng)電壓畸變較嚴(yán)重時(shí)，改進(jìn)的鎖相方法仍能準(zhǔn)確跟蹤基波相電壓的相位。

圖10 1.5MW雙饋風(fēng)力發(fā)電平臺(tái)的鎖相測(cè)試波形Fig.10 Improved dq-PLL test in 1.5MW DFIG platform

6 結(jié)論

本文分析了電網(wǎng)在非理想情況下對(duì)雙饋風(fēng)電機(jī)組鎖相的影響，提出了基于abc坐標(biāo)系延時(shí)算法的軟件鎖相方法，鎖相閉環(huán)控制器采用了一階低通濾波器串聯(lián)PI控制器的結(jié)構(gòu)，該控制器增加了高頻段的衰減率，給出了控制器參數(shù)的設(shè)計(jì)方法，并進(jìn)行了仿真和實(shí)驗(yàn)驗(yàn)證。結(jié)果顯示：該軟件鎖相方法具有較好的頻率和相位跟蹤性能，不僅抑制了電網(wǎng)三相不對(duì)稱和畸變所引起的鎖相環(huán)路的波動(dòng)，同時(shí)也獲得了較好的動(dòng)態(tài)性能，能夠在電網(wǎng)發(fā)生故障時(shí)快速地跟蹤電網(wǎng)頻率和相位，可為電網(wǎng)非理想情況時(shí)的雙饋風(fēng)電機(jī)組的可靠運(yùn)行提供準(zhǔn)確的電網(wǎng)頻率和相位信息。

附 錄

給出式（7）～式（9）的推導(dǎo)過(guò)程。以a相為例，將式（5）的電網(wǎng)非理想時(shí)的電壓表達(dá)式代入式（7）可得到經(jīng)過(guò)延時(shí)算法處理后的a相電壓表達(dá)式

式中，k=2m-1（m=1，2，3，…）。

與之類似，可得到結(jié)果延時(shí)算法處理后的b相和c相表達(dá)式，分別為

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