劉妍妍，李國寧，金龍旭

(1.長春理工大學(xué)電子信息工程學(xué)院，吉林 長春 130022;2.中國科學(xué)院長春光學(xué)精密機(jī)械與物理研究所，吉林 長春 130033)

隨著衛(wèi)星遙感相機(jī)朝著高分辨力、寬覆蓋等方向發(fā)展，急劇增加的遙感圖像數(shù)據(jù)量給存儲(chǔ)及傳輸帶寬帶來了巨大壓力，星載遙感圖像采集和緩存是空間技術(shù)應(yīng)用中的關(guān)鍵技術(shù)之一［1－2］。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM的控制器設(shè)計(jì)雖然比較復(fù)雜，但是方式靈活，可以最大限度地節(jié)約資源，達(dá)到更高的圖像數(shù)據(jù)傳輸率［3－6］?？紤]到大面陣CCD的圖像數(shù)據(jù)量非常大且采用4個(gè)象限同時(shí)輸出，采集得到的圖像要進(jìn)行數(shù)據(jù)重組，因此在進(jìn)行圖像壓縮和顯示之前必須要緩存圖像數(shù)據(jù)。圖像緩存在整個(gè)系統(tǒng)起著重要的銜接作用，面陣CCD485的有效像素為4 k×4 k，每一個(gè)像素量化后的數(shù)據(jù)位寬為8 bit，因此一幀圖像的數(shù)據(jù)量為16 Mbyte，這么大的容量非常適合用SDRAM來實(shí)現(xiàn)。本文中使用了2塊三星(SAMSUNG)公司生產(chǎn)的SDRAM作為圖像緩存，型號(hào)為K4H560838D，存儲(chǔ)容量為32 M×8 bit，該系統(tǒng)每幀能緩存的最大數(shù)據(jù)量可達(dá)到32 Mbyte，系統(tǒng)硬件框圖如圖1所示，系統(tǒng)主要由CCD視頻信號(hào)處理器、核心控制器FPGA、圖像緩存SDRAM、高速并行數(shù)字差分接口、高速圖像采集卡和圖像存儲(chǔ)和顯示等組成。

1 SDRAM簡介

圖1 系統(tǒng)硬件總體框圖

SDRAM的存儲(chǔ)單元由一個(gè)MOS管和一個(gè)容量較小的電容器組成，如圖2所示。它的存儲(chǔ)數(shù)據(jù)的原理主要是利用電容器的電荷存儲(chǔ)效應(yīng)來實(shí)現(xiàn)。當(dāng)電容充有電荷，即充電的電容時(shí)，呈現(xiàn)高電壓，在數(shù)字電路中，相當(dāng)于存有邏輯“1”，反之，當(dāng)電容沒有電荷，即放電的電容時(shí)，呈現(xiàn)低電壓，在數(shù)字電路中，相當(dāng)于存有邏輯“0”，MOS管相當(dāng)于開關(guān)，所以，電容器上不能長期地保存存儲(chǔ)的電荷，因此必須定期給電容補(bǔ)充電荷，以免數(shù)據(jù)丟失，這個(gè)過程即為對(duì)SDRAM的存儲(chǔ)單元的刷新或再生的操作。SDRAM的4種基本操作為初始化、刷新、讀和寫操作。

圖2 SDRAM存儲(chǔ)單元的基本結(jié)構(gòu)

2 設(shè)計(jì)SDRAM控制器

該SDRAM控制器與外部接口信號(hào)SDRAM結(jié)構(gòu)框圖如圖3所示，使用2片三星公司生產(chǎn)的K4H560838D作為數(shù)據(jù)緩存。

圖3 SDRAM控制器與外部接口信號(hào)

SDRAM控制器左端的接口信號(hào)是與系統(tǒng)主機(jī)相連接的信號(hào)，其中，SYS_CMD為系統(tǒng)主機(jī)發(fā)給SDRAM的指令信號(hào)，SYS_CLK為系統(tǒng)主機(jī)的時(shí)鐘信號(hào)，SYS_CMDACK為SDRAM接收到系統(tǒng)主機(jī)指令后返回給主機(jī)的信號(hào)，SYS_ADDR為SDRAM控制器的地址信號(hào)，SYS_DATAIN為寫入SDRAM控制器的存儲(chǔ)數(shù)據(jù)信號(hào)，SYS_DATAOUT為系統(tǒng)主機(jī)接收SDRAM控制器的數(shù)據(jù)信號(hào)，SYS_DM為系統(tǒng)主機(jī)給出的字節(jié)屏蔽信號(hào)，控制器右端的接口信號(hào)是直接與SDRAM對(duì)應(yīng)管腳相連的信號(hào)，ADDR為控制器送給SDRAM的地址信號(hào)，DQ用于連接SDRAM的數(shù)據(jù)線，BA為SDRAM的塊選擇信號(hào)，RAS和CAS分別為SDRAM的行地址和列地址使能信號(hào)，CS和WE分別為SDRAM的片選和寫信號(hào)，CLK和CKE分別為SDRAM的時(shí)鐘和時(shí)鐘使能信號(hào)，DQM為SDRAM的數(shù)據(jù)掩碼。

SDRAM指令即CMD指令解析如表1所示。

表1 SDRAM指令解析

SDRAM控制器的狀態(tài)機(jī)如圖4所示，SDRAM控制器平時(shí)處于IDLE狀態(tài)，根據(jù)系統(tǒng)指令進(jìn)入PRECHARGE，LOAD_MR，AUTO_REFRESH和讀寫狀態(tài)。

圖4 SDRAM控制器的狀態(tài)機(jī)

其中，在執(zhí)行LOAD_MR指令時(shí)，是將寄存器的數(shù)據(jù)存入到SDRAM的模式寄存器中，從而控制SDRAM的工作模式。寄存器預(yù)設(shè)用戶定義的SDRAM的刷新周期。其中，讀寫狀態(tài)如圖5所示。

圖5 SDRAM控制器的讀寫狀態(tài)

對(duì)讀寫操作，控制器先進(jìn)入ACT(行有效)。執(zhí)行寫操作時(shí)，控制器需要檢查RAS_TO_CAS delay結(jié)束標(biāo)志和突發(fā)結(jié)束(burst end)標(biāo)志。寫操作需要3種狀態(tài):WRITE_W，WRITE_C和WRITE。狀態(tài)WRITE_W用于查詢r(jià)cd_end標(biāo)志，狀態(tài)WRITE_C發(fā)送第一個(gè)數(shù)據(jù)和WRITE指令到SDRAM中，狀態(tài)WRITE繼續(xù)發(fā)送數(shù)據(jù)直到突發(fā)結(jié)束。執(zhí)行讀操作時(shí)，除了檢查RAS_TO_CAS delay和突發(fā)結(jié)束標(biāo)志以外，控制器也需要檢查CAS latency。讀操作需要4種狀態(tài):READ_W，READ_CS，READ_C和 READ。狀態(tài)READ_W用于查詢r(jià)cd_end標(biāo)志，狀態(tài)READ_CS滿足RAS_TO_CAS delay，狀態(tài)READ_C發(fā)送READ指令到SDRAM中，狀態(tài)READ繼續(xù)讀取數(shù)據(jù)直到突發(fā)結(jié)束。

3 SDRAM控制器的讀寫操作仿真時(shí)序

由于本系統(tǒng)采用的SDRAM為K4H560838D，存儲(chǔ)容量為32 M×8 bit，分為4個(gè)Bank，每個(gè)Bank容量為8 M×8 bit，每個(gè)Bank的行地址和列地址分別為13位和10位，即每個(gè)Bank是由8 k行和1 k列的存儲(chǔ)單元陣列組成。SDRAM控制器設(shè)定SYS_ADDR共25位地址信號(hào)，其中SYS_ADDR［24:23］映射到SDRAM 的4 個(gè)Bank，SYS_ADDR［22:10］映射到 SDRAM 的行地址，SYS_ADDR［9:0］映射到SDRAM的列地址。SDRAM控制器的讀寫操作仿真時(shí)序如圖6和圖7所示，圖中SYS_ADDR為0x080280A(0100000000010100000001010)，由上面映射可知，分別是對(duì)第2個(gè)Bank中起始行地址為0x0A(0000000001010)，起始列地址為0x0A(0000001010)的存儲(chǔ)單元進(jìn)行8 byte的突發(fā)讀寫操作。由于行地址和列地址共同占用SDRAM_ADDR，所以采用 SDRAM_RAS和SDRAM_CAS信號(hào)來區(qū)分SDRAM_ADDR上是行地址還是列地址，兩者均為低電平有效。contrl_state為SDRAM控制器的內(nèi)部狀態(tài)，狀態(tài)轉(zhuǎn)移完全符合圖4和圖5。

4 結(jié)論

本文首先介紹了SDRAM的存儲(chǔ)原理和基本操作，提出了一種能滿足遙感圖像采集中的SDRAM圖像緩存技術(shù)，對(duì)于面陣大小為4 k×4 k，每一個(gè)像素量化后的數(shù)據(jù)位寬為8 bit，一幀圖像的數(shù)據(jù)量為16 Mbyte的遙感圖像實(shí)時(shí)采集和緩存。實(shí)驗(yàn)結(jié)果表明，采用SDRAM作為高速、大容量的中間緩存優(yōu)勢(shì)相當(dāng)明顯，而且在FPGA中設(shè)計(jì)，對(duì)SDRAM的訪問速度和存儲(chǔ)位寬改變非常方便。

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