張 龍

（中國空空導(dǎo)彈研究院 洛陽 471009）

1 引言

2 系統(tǒng)主要指標(biāo)要求

本文要實(shí)現(xiàn)一個(gè)X波段跳頻微波接收機(jī)，其主要技術(shù)指標(biāo)要求如下：

1）跳頻帶寬：100MHz；2）噪聲系數(shù)：≤6dB；3）接收增益：≥40dB；4）輸入 P1dB：≥－30dBm；5）鏡頻抑制：≥15dB；6）雜散抑制：≥－60dBc；7）諧波抑制：≥－40dBc；8）跳頻時(shí)間：≤20us。

由指標(biāo)可以看出，接收機(jī)有兩個(gè)主要組成部分：接收鏈路和本振跳頻鏈路。接收鏈路主要考慮噪聲、增益、1dB壓縮點(diǎn)等指標(biāo)，通過對指標(biāo)進(jìn)行合理分配實(shí)現(xiàn)接收功能。對于本振鏈路，相位噪聲和雜散是本系統(tǒng)的兩個(gè)關(guān)鍵指標(biāo)項(xiàng)，本方案以100MHz晶振為基準(zhǔn)，采用X波段點(diǎn)頻源＋L波段跳頻源上變頻的方式產(chǎn)生。其中X波段點(diǎn)源直接采用PLL合成的方式，PLL相當(dāng)于一個(gè)窄帶跟蹤濾波器，具有良好的頻率穩(wěn)定度及相位噪聲特性，結(jié)構(gòu)簡單、便于集成。L波段跳頻源采用DDS直接激勵PLL的方案，避免了PLL內(nèi)嵌DDS方案中由于頻譜搬移產(chǎn)生大量的雜散諧波。接收機(jī)方案原理如圖1所示。

圖1 X波段跳頻接收機(jī)原理框圖

3 系統(tǒng)指標(biāo)論證與仿真

3.1 接收鏈路計(jì)算

接收鏈路方案指標(biāo)分配如表1所示。從表中相關(guān)參數(shù)可以得出：

表1 接收鏈路指標(biāo)分配

1）接收增益（dB）

2）噪聲系數(shù)（dB）

在秧苗現(xiàn)青至3葉1心期間不灌水，保持田間濕潤，以利于扎根。3葉期后干濕交替，促進(jìn)秧苗分蘗早生快發(fā)。當(dāng)分蘗達(dá)到預(yù)定苗數(shù)時(shí)及時(shí)排水曬田，控制無效分蘗，促進(jìn)根系深扎。后期管水要干濕交替，切勿斷水過早，導(dǎo)致早衰倒伏。

3）線性上限（dBm）

4）鏡頻抑制（dB）

為降低鏡頻噪聲對系統(tǒng)的影響，選擇鏡頻抑制混頻器HMC521，其鏡頻抑制度高于20dB。滿足系統(tǒng)≥15dB的要求。

從計(jì)算結(jié)果看接收鏈路主要性能指標(biāo)滿足工程要求。

3.2 本振低相噪設(shè)計(jì)

在超外差接收機(jī)中，本振相位噪聲會由于混頻器的頻譜搬移轉(zhuǎn)移到中頻，導(dǎo)致接收機(jī)中頻輸出噪底抬高，靈敏度降低，所以對本振源必須進(jìn)行低相噪設(shè)計(jì)［1～2］。本方案采用X波段點(diǎn)頻源與L波段跳頻源上變頻的方式實(shí)現(xiàn)本振跳頻功能，根據(jù)混頻時(shí)相位噪聲相加原理，X波段點(diǎn)源及L波段跳頻源均須進(jìn)行低相噪設(shè)計(jì)。

典型鎖相環(huán)電路包括鑒相器（PD）、N分頻器、環(huán)路濾波器（LPF）、壓控振蕩器（VCO）和參考輸入等部分組成，它們是影響環(huán)路噪聲性能的主要因素。根據(jù)鎖相環(huán)理論，在小信號鎖定狀態(tài)下可將其視為線性系統(tǒng)。由噪聲傳遞函數(shù)和環(huán)路傳遞函數(shù)可知，在環(huán)路帶寬以內(nèi)，相位噪聲主要由晶振、鑒相器和分頻器引入、而在環(huán)路帶寬外，相噪主要由VCO決定。為降低相噪我們采取了以下措施［6～7］：

1）采用高穩(wěn)定、低相噪晶體振蕩器作為參考振蕩源。

2）選用低相噪鑒相器、提高鑒相頻率。

3）合理設(shè)計(jì)環(huán)路帶寬，兼顧相噪和跳頻時(shí)間。

根據(jù)鎖相環(huán)相噪經(jīng)驗(yàn)公式，對該方案相位噪聲進(jìn)行估算：

帶內(nèi)理論相噪值＝鑒相器歸一化噪聲基底＋20logN＋10log△f （1）

對于X波段點(diǎn)頻源，選擇100MHz低相噪晶振作為參考信號，同時(shí)鑒相頻率選擇為100MHz，PD選用模擬鑒相器HMC440，其特點(diǎn)是工作頻率高，噪聲基底非常低（SSB相噪基底－233dBc／Hz），并集成5bit數(shù)控程序分頻器，是低相位噪聲鎖相頻率合成器的關(guān)鍵部件。對于L波段跳頻源，采用DDS直接激勵PLL方式，鎖相芯片選擇AD公司的ADF4106，該產(chǎn)品歸一化相噪基底為－219dBc／Hz。

根據(jù)混頻時(shí)相位噪聲相加原理，考慮放大器的相噪惡化（按3dB估算），X波段點(diǎn)頻和L波段跳頻源均進(jìn)行了低相噪設(shè)計(jì)，保證了混頻放大后相噪滿足系統(tǒng)要求。

3.3 本振低雜散設(shè)計(jì)［6］

本方案接收機(jī)雜散信號主要來源于本振，本振雜散在接收機(jī)下變頻中因?yàn)樽曰祛l產(chǎn)生假信號，必須對本振進(jìn)行低雜散設(shè)計(jì)［1～2］。鎖相環(huán)雜散主要有兩種，一種是外部串?dāng)_對VCO的調(diào)制，另一種是鑒相頻率的泄漏，對于外部串?dāng)_需要找到干擾源，切斷干擾回路。而對于鑒相泄漏一般是通過合理設(shè)計(jì)環(huán)路帶寬，利用環(huán)路的低通濾波特性來抑制鑒相泄漏，必要時(shí)可在環(huán)路濾波器之后再加一級低通輔助濾波的方法加以抑制，為了不影響環(huán)路濾波的參數(shù)，輔助濾波的帶寬一般應(yīng)取環(huán)路帶寬的十倍以上。另外鑒相頻率不能取的太低，避免其落入環(huán)路帶寬內(nèi)。對于本方案L波段跳頻環(huán)環(huán)路帶寬設(shè)計(jì)為500kHz，遠(yuǎn)遠(yuǎn)小于DDS輸出的鑒相頻率，由于環(huán)路的低通濾波特性可以將鑒相頻率抑制到80dBc以下，同樣的X波段點(diǎn)源的環(huán)路帶寬設(shè)計(jì)為1MHz，也遠(yuǎn)低于100MHz的鑒相頻率，可以較好的抑制鑒相泄漏。

DDS的雜散很多［7～9，12］，主要由于幅度量化誤差和相位截?cái)嗾`差產(chǎn)生，大小一般在－75dBc～－80dBc之間。當(dāng)用DDS驅(qū)動PLL時(shí)，因?yàn)镻LL相當(dāng)于一個(gè)窄帶高Q值的跟蹤濾波器，在環(huán)路帶寬以外，DDS的雜散大部分都會被抑制。

L波段跳頻源和X波段點(diǎn)頻源上變頻產(chǎn)生的組合雜散采用腔體濾波器濾除，腔體濾波器具有插損小、Q值高、帶外抑制好的特點(diǎn)，適用微波頻段應(yīng)用，實(shí)際定制加工的濾波器阻帶抑制達(dá)65dB。圖2給出了信號和雜散經(jīng)過混頻、濾波、放大后的功率估算。從圖中可以看出，輸出信號對混頻組合分量的泄漏抑制達(dá)74dBc，滿足指標(biāo)60dBc的要求。

圖2 本振源對混頻組合雜散分量的抑制

另外，在本方案中多個(gè)器件需要共用電源，為避免信號同過電源線相互串?dāng)_，在電源處理上增加去耦電路，低頻大容量電容和高頻低容量電容配對使用，并在器件引腳出增加去耦電容，提高電路雜散抑制性能。

3.4 本振跳頻時(shí)間分析［6］

由于方案采用X波段點(diǎn)源和L波段跳頻源上變頻方案，跳頻時(shí)間主要由L波段跳頻源決定。L波段跳頻環(huán)的跳頻鎖定時(shí)間包括DDS的頻率轉(zhuǎn)換時(shí)間、PLL的轉(zhuǎn)換時(shí)間和控制電路轉(zhuǎn)換時(shí)間。DDS頻率跳變時(shí)間為納秒級，與PLL和控制電路的轉(zhuǎn)換時(shí)間相比可以忽略。

PLL頻率轉(zhuǎn)換時(shí)間與環(huán)路狀態(tài)有關(guān)，鎖相環(huán)存在著相位捕獲和頻率捕獲兩個(gè)過程。通常頻率捕獲的時(shí)間遠(yuǎn)大于相位捕獲時(shí)間，鎖相環(huán)跳頻時(shí)間通常指的就是頻率捕獲時(shí)間。本文采用高直流增益的有源比例積分二階環(huán)，頻率捕獲時(shí)間取決于以下因素：

1）跳頻步長：步長越小，捕獲時(shí)間越短，反之越長，對于本方案，DDS激勵的頻率步進(jìn)在kHz范圍，可以保證環(huán)路有較小的捕獲時(shí)間。

2）環(huán)路帶寬：帶寬越寬，捕獲時(shí)間越短，反之越長。同時(shí)環(huán)路帶寬的選擇還要兼顧PLL的相噪性能，一般選擇為VCO的相噪特性曲線和鎖相芯片相噪特性曲線的交叉點(diǎn)。

3）阻尼系數(shù)：阻尼系數(shù)越大，捕獲時(shí)間越短，反之越長。

ADIsimPLL是ADI公司推出的專門用于鎖相環(huán)電路設(shè)計(jì)的軟件，其內(nèi)部提供了大量的器件模型，操作界面簡潔，非常適用于ADI公司的PLL芯片進(jìn)行設(shè)計(jì)。對鎖相環(huán)跳頻時(shí)間仿真結(jié)果如圖3。從仿真結(jié)果中可以看出頻率穩(wěn)定時(shí)間只有5us。頻碼控制部分采用FPGA并行控制DDS芯片的方式，可以將控制轉(zhuǎn)換時(shí)間控制在10us以內(nèi)，頻率轉(zhuǎn)換總時(shí)間最終可以滿足指標(biāo)。

圖3 L波段跳頻源跳頻時(shí)間仿真結(jié)果

4 硬件電路加工及測試

接收機(jī)低頻電路板采用FR－4，介電常數(shù)為4.6，高頻部分采用Rogers5880，介電常數(shù)2.2。加工過程包括芯片共晶、金絲鍵合、基片燒結(jié)、回流焊貼裝工藝、總裝等工序，對于局部需要手工調(diào)試的器件采用手工焊接工藝。

由于整個(gè)電路結(jié)構(gòu)復(fù)雜，既有模擬電路又有數(shù)字電路，模擬電路中又含有中頻電路和微波電路，為了避免各個(gè)部分之間的射頻干擾，保證雜散性能，采取了多腔體結(jié)構(gòu)，并在結(jié)構(gòu)設(shè)計(jì)中尤其注意了微波吸波材料的使用。在整體電路加工完后，加電測試，針對各個(gè)功能模塊出現(xiàn)的問題，在調(diào)試過程中先分腔逐個(gè)功能模塊進(jìn)行調(diào)試改進(jìn)，直至最終滿足工程要求。

最后為提高中頻輸出的諧雜波抑制度，在接收鏈路末級增加一低通濾波電路，有效濾除帶外無用頻率分量。

表2為電路測試結(jié)果。電路測試值表明各項(xiàng)性能均達(dá)到了指標(biāo)要求。圖4為實(shí)際產(chǎn)品加工圖片。

表2 X波段本振源實(shí)際測試結(jié)果

圖4 X波段跳頻微波接收機(jī)實(shí)物

5 結(jié)語

本文通過對接收機(jī)鏈路指標(biāo)的分析計(jì)算，完成了X波段跳頻微波接收機(jī)的設(shè)計(jì)和研制。作為接收機(jī)的關(guān)鍵組成部分，綜合利用DDS和PLL技術(shù)完成了X波段本振跳頻源的詳細(xì)設(shè)計(jì)，通過理論分析和仿真論證了相位噪聲、雜散和跳頻時(shí)間等本振源關(guān)鍵指標(biāo)的實(shí)現(xiàn)方法。最后，測試結(jié)果表明接收機(jī)方案合理可行，達(dá)到了預(yù)期的工程目標(biāo)。

［1］魏宗祿.本振源相位噪聲影響雷達(dá)導(dǎo)引頭接收機(jī)工作靈敏度的計(jì)算方法［J］.制導(dǎo)與引信，1993，14（4）：36-43.

［2］魏宗祿.雷達(dá)導(dǎo)引頭混頻器的頻譜特性和相位噪聲模型［J］.上海航天，1993（4）：19-26.

［3］費(fèi)元春.寬帶雷達(dá)信號產(chǎn)生技術(shù)［M］.北京：國防工業(yè)出版社，2002.

［4］張厥盛.鎖相技術(shù)［M］.西安：西安電子科技大學(xué)出版社，2001.

［5］白居憲.低相噪頻率綜合［M］.西安：西安交通大學(xué)出版社，1995.

［6］梁劉永，張龍.X波段低相噪跳頻源的設(shè)計(jì)與實(shí)現(xiàn)［J］.電子設(shè)計(jì)工程，2012，20（4）：135-138.

［7］楊國渝.采用DDS＋PLL技術(shù)實(shí)現(xiàn)S波段頻率合成的一種方法［J］.電子科技大學(xué)學(xué)報(bào)，1999，28（4）：388-391.

［8］任鵬.一種基于DDS和PLL技術(shù)本振源的設(shè)計(jì)和實(shí)現(xiàn)［J］.現(xiàn)代電子技術(shù)，2009（9）：178-180.

［9］李俊俊.基于DDS＋PLL頻率合成器的設(shè)計(jì)和實(shí)現(xiàn)［J］.電子測量技術(shù)，2009，32（4）：26-30.

［10］潘未莊.一種高速DDS結(jié)構(gòu)及其FPGA實(shí)現(xiàn)［J］.計(jì)算機(jī)與數(shù)字工程，2008，36（12）.

［11］雷立云.基于FPGA的DDS研究與設(shè)計(jì)［J］.計(jì)算機(jī)與數(shù)字工程，2008，36（8）.

［12］蔡竟業(yè).一種高分辨率低雜散頻率合成器的研制［J］.電子科技大學(xué)學(xué)報(bào)，2005，34（6）：1009-1012.