張俊昌

（海軍駐北京地區(qū)通信軍事代表室 北京 100841）

1 引言

相干布居囚禁（CPT，Coherent Population Trapping）原子頻標是利用原子與相干光相互作用所產生的一種量子干涉現象而實現的一種新型原子頻標［1］，也是目前從原理上唯一可實現微型化的原子頻標，其體積、功耗比目前體積、功耗最小的銣原子頻標相比還要小得多。利用激光良好的相干特性在原子體系中制備相干布居囚禁態(tài)而實現的可芯片化被動式新型原子頻標是當前原子頻標領域和導航領域的前沿技術。

CPT原子頻標可以采用銣87或銣85為工作原子，當采用銣87時，只能采用合成源頻率為3.417GHz的半寬調制，因為全寬調制［2］需要頻率為6.834G的合成源，而目前受合成源調制的激光器承受不了這么高的頻率。同時考慮CPT原子頻標的性能和成本，本文采用自然銣和全寬調制，以銣85為工作原子。

這時，CPT原子頻標的頻率鎖定過程要求合成源以3.035732439GHz［3］為中心頻率，在小頻率范圍內小步長進行掃描而獲得一個CPT峰信號，通過控制電路將微波頻率鎖定在線寬很窄的CPT峰的最大值處，從而實現原子頻標的閉環(huán)鎖定。顯然，CPT原子頻標對合成源精度和體積的要求都比較高，所以需要設計高性能、小體積的合成源。

2 CPT原子頻標中合成源的方案

CPT原子頻標的具體實現原理框圖可以由圖1看出，通過微控制器控制頻率變換級電路產生所需合成源，經過偏置器與激光器驅動電流耦合來實現激光器的微波調制，從而產生所需相位差恒定、頻率差等于合成源頻率的兩相干激光源。為了進一步提高最終標準輸出頻率的性能和減小合成源的體積，CPT原子頻標合成源的設計顯得尤為重要。

圖1 CPT原子頻標具體實現原理框圖

目前，對于CPT原子頻標合成源來說，設計方案主要有［4］：1）鎖相環(huán)（PLL）方案；2）注入式鎖相環(huán)方案；3）本地振蕩器（LO）方案。其中，PLL方案在相位噪聲和雜散等方面均滿足設計要求，是最成熟的設計方案。Symmetricom和Kernco是世界上現階段僅有的把CPT原子頻標商品化的廠家，它們均采用PLL方案，但合成源的體積和功耗仍然偏大。為了解決體積和功耗的問題，注入式鎖相環(huán)方案和LO方案正不斷地應用到CPT原子頻標中。LO方案采用體積很小的介質振蕩器（DRO）直接產生高頻信號，在體積和實現難易程度上具有優(yōu)勢，但相位噪聲方面要比前兩種方案差。而一般來說，原子頻標需要產生低頻的標準輸出頻率，這就需要加入復雜的小數分頻電路，很大程度上降低了LO小體積的優(yōu)勢。

出于高性能、小型化的考慮，本文對鎖相環(huán)方案進行改進，選擇體積小、集成度高的鎖相環(huán)頻率合成器集成芯片ADF4350，其體積只有5mm＊5mm＊0.8mm，集成了預分頻器、分頻器、鑒相器和壓控振蕩器（VCO），使其不需要外接壓控振蕩器、只需外加一個環(huán)路濾波器就可以構成一個完整的低噪聲、低功耗、高穩(wěn)定度、高可靠性的鎖相環(huán)頻率合成器。采用直接數字頻率合成器（DDS）作為參考源驅動鎖相環(huán)頻率合成器，從而實現具有高穩(wěn)定度、高分辨率、快跳頻速度、低相位噪聲的用于CPT原子頻標的小步長掃描合成源。

3 高性能小型合成源設計

單獨選用鎖相環(huán)頻率合成器（PLL），則可實現結構簡單、體積小、易于集成、調試方便、雜散低等優(yōu)點，但是頻率轉換時間相對較長［5］；而直接數字頻率合成器（DDS）是一個全數字化的系統(tǒng)，具有易子集成、極快的跳頻速度、極高的頻率分辨率和頻率切換時相位連續(xù)等優(yōu)點，缺點就是雜散比較大、輸出頻率低［6］。所以根據這兩種頻率合成器的特點，采用DDS和PLL相結合的混合結構［7～8］，以實現用于CPT原子頻標的高性能小型合成源。

3.1 系統(tǒng)原理

以DDS激勵PLL的基本原理組成框圖如圖2所示，采用相位噪聲、諧雜抑制都很好的壓控溫度補償晶體振蕩器（VCTCXO）作為DDS的參考時鐘源；通過微控制器把頻率控制字和相位控制字寫入DDS內部的寄存器中，DDS便可以產生一個頻率和相位都可編程控制的模擬正弦波輸出；然后把DDS的輸出信號作為PLL的參考信號；最后根據期望輸出信號頻率，設定分頻器的分頻比N，便得到了頻率為DDS輸出頻率N／R倍的時鐘信號。

圖2 DDS激勵PLL基本原理組成框圖

這種結構利用DDS的高分辨率保證了足夠小的頻率步進，同時PLL的帶通特性很好地抑制了DDS輸出頻譜中的部分雜散。該方案實現了DDS和PLL的優(yōu)勢互補，兼顧了各個方面的性能，所以此方案實現的合成源具有小體積、較高頻率、較快頻率轉換速度和較高頻率分辨率的特點，同時也很好地保證了系統(tǒng)雜散和相位噪聲性能。

3.2 電路設計

電路設計包括兩大部分：DDS部分和PLL部分。

3.2.1 DDS部分

DDS部分的時鐘輸入選用10MHz的VCTCXO；DDS部分的核心采用大規(guī)模集成芯片AD9954［9］，它是用先進的DDS技術開發(fā)的高集成度DDS器件，內置高速、高性能D／A轉換器及超高速比較器，可作為數字編程控制的頻率合成器，能產生0～160MHz的正弦波信號。AD9954內含1024×32bit靜態(tài)RAM，利用該RAM可實現高速調制，并支持幾種掃描模式。AD9954可提供自定義的線性掃描操作模式，通過AD9954的串行I／O口輸入控制字可實現快速變頻且具有良好的頻率分辨率。其應用范圍包括靈敏頻率合成器、可編程時鐘發(fā)生器、雷達和掃描系統(tǒng)的FM調制源以及測試和測量裝置等。

DDS電路設計應遵循的主要原則是使其輸出信號具有較好的控制時序、較低的相位噪聲和窄帶雜散，其次是正確的電路鋪設和連接，DDS的外圍電路并不復雜，主要由高性能、低噪聲穩(wěn)壓電源LP3878MR-ADJ和低通濾波器LPF1等組成。AD9954頻率控制字為32位，在本應用中系統(tǒng)工作時鐘為10MHz，輸出時鐘的頻率分辨率Δf1＝10MHz／232＝0.0023Hz。AD9954相位控制字為14位，輸出時鐘的相位分辨率Δφ1＝360°／214＝0.022°。

低通濾波器LPF1的仿真設計圖如圖3所示。采用OrCAD／PSpice 10.5軟件對LPF1進行仿真設計，得到截止頻率為11MHz的低通濾波器。

圖3 LPF1仿真設計圖

3.2.2 PLL部分

PLL部分主要包括預分頻器、分頻器、鑒相器、環(huán)路濾波器（LPF2）和壓控振蕩器（VCO）。根據設計需要采用ADF4350［10］，它結合外部環(huán)路濾波器和外部基準頻率使用時，可實現小數N分頻或整數N 分頻；具有一個集成VCO，其基波輸出頻率范圍為2200MHz～4400MHz。此外，利用1／2／4／8／16分頻電路，可以產生低至137.5MHz的RF輸出頻率。對于要求隔離的應用，RF輸出級可以實現靜音。靜音功能既可以通過引腳控制，也可以通過軟件控制。同時提供輔助RF輸出，且不用時可以關斷。所有片內寄存器均通過簡單的三線式接口進行控制。該器件采用3.0V～3.6V電源供電，不用時可以關斷，減小功耗。

采用ADIsimPLL仿真軟件對鎖相環(huán)頻率合成器進行仿真設計，可以得到帶寬為100KHz的環(huán)路濾波器（LPF2）的仿真結果和如圖4所示的相位噪聲仿真圖。

圖4 鎖相環(huán)頻率合成器相位噪聲仿真圖

環(huán)路濾波器（LPF2）的電路是鎖相環(huán)電路中較重要的一個部分，它的性能好壞直接關系到鎖相輸出的相位噪聲和雜散指標。通過仿真優(yōu)化濾波器可以得到更佳的輸出性能，采用OrCAD／PSpice 10.5軟件對LPF2的仿真結果進行優(yōu)化，得到如圖5所示LPF2的設計圖和仿真結果圖。

ADF4350實現的鎖相環(huán)頻率合成器電路如圖5所示。ADF4350的外圍電路主要由線性穩(wěn)壓器LP5900SD-3.0和環(huán)路濾波器（LPF2）等組成。LP5900SD-3.0能提供100mA的輸出電流，具有低器件噪聲、高電源抑制比、低靜態(tài)電流和較低的線路瞬態(tài)響應。

圖5 LPF2設計圖和仿真結果圖

圖6 ADF4350實現的鎖相環(huán)頻率合成器電路圖

4 結語

CPT原子頻標雖然是一種新型原子鐘，但由于其功耗低、體積小和啟動快的優(yōu)點而得到快速發(fā)展，在商用通信、軍用車、艦、空間星載導航等方面都有極大的應用前景。

通過方案論證，本設計采用DDS激勵PLL的頻率合成方案產生CPT原子頻標所需的3035MHz的合成源，頻率穩(wěn)定、可靠，滿足系統(tǒng)高性能、小型化的設計要求，而且該電路通過仿真確定了電路參數，方便快捷，便于優(yōu)化；通過微控制器控制輸出頻率，調試簡單，性能穩(wěn)定。采用DDS與PLL相結合的混合結構設計的合成源，綜合了DDS和PLL各自的優(yōu)點，具有優(yōu)良的技術性能，進一步提高了CPT原子頻標標準輸出頻率的性能。同時，達到了設計小型化的要求，有利于CPT原子頻標的便攜式應用。

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［10］Analog Devices INC，Data Sheet，ADF4350：Wideband Synthesizer with Integrated VCO，Rev A，2011，4.