黃小娟 李 康 雒海潮

(西安電子工程研究所 西安 710100)

1 引言

雷達(dá)回波模擬器是模擬技術(shù)和測試技術(shù)結(jié)合的產(chǎn)物。通過模擬器產(chǎn)生的雷達(dá)回波信號能在實際雷達(dá)前端不具備測試條件的情況下，對雷達(dá)后級信號處理機進(jìn)行調(diào)試或測試。隨著數(shù)字技術(shù)和集成化技術(shù)的發(fā)展，雷達(dá)回波信號模擬器本身也在逐漸采用數(shù)字方法實現(xiàn)。

較早的一些雷達(dá)數(shù)字回波模擬器主要采用模擬現(xiàn)實法，即在數(shù)采設(shè)備的幫助下，對試驗信號進(jìn)行采集存儲，通過 FPGA或 DSP控制輸出，再經(jīng)高速DAC轉(zhuǎn)換為模擬信號，以得到真實的回波信號。該種方法雖然產(chǎn)生的信號更接近于實際回波，但缺點是必須有大量的數(shù)采數(shù)據(jù)，而且最為關(guān)鍵的是不靈活，參數(shù)修改困難，對于多路輸出等問題，只能靠增加設(shè)備量來解決問題。

數(shù)字雷達(dá)回波模擬器具有良好的穩(wěn)定性和較強的靈活性，可以采用編程方法設(shè)置雷達(dá)信號參數(shù)，因此可以實現(xiàn)多種類型雷達(dá)回波的模擬。DDFS全稱為Direct Digital Frequency Synthesis(直接數(shù)字頻率合成)，一般簡稱DDS，是從相位概念出發(fā)來直接合成所需波形的一種頻率合成技術(shù)。基于DDS技術(shù)的頻率合成器頻率分辨率高，頻率、相位調(diào)制方便，轉(zhuǎn)換速度快，且輸出波形的相位連續(xù)，能夠產(chǎn)生任意波形。鑒于DDS芯片在控制方式等方面不夠靈活，有時甚至與系統(tǒng)的要求差距還很大。為此，現(xiàn)在很多工程應(yīng)用上都采用現(xiàn)場可編程門陣列(FPGA)器件來控制DDS，充分利用了FPGA器件可編程配置的能力，很好的彌補了DDS芯片的不足。

2 回波模型建立

雷達(dá)回波模擬如何與實際回波信號接近，是整個模擬器設(shè)計的關(guān)鍵性問題。分析各種雷達(dá)回波信號，可以發(fā)現(xiàn)回波主要由三類信號組成:目標(biāo)回波信號、與發(fā)射信號相關(guān)的干擾信號、噪聲信號三類。所以，建立合理回波模型是整個雷達(dá)回波模擬器的關(guān)鍵性技術(shù)，為此通過分析目標(biāo)模型、干擾模型和噪聲模型來確立回波模型。

2.1 目標(biāo)模型

目標(biāo)回波建立在目標(biāo)距離、相位、幅度起伏和多普勒頻率等參數(shù)基礎(chǔ)上。一般來說，距離、相位和幅度三者基本相關(guān)，多普勒頻率與目標(biāo)速度有關(guān)，對于相參系統(tǒng)而言，還需要考慮目標(biāo)散射中心和截面積變化，但對于非相參雷達(dá)系統(tǒng)而言，距離和幅度才是主要考慮的關(guān)鍵性參數(shù)，多普勒的模擬可以體現(xiàn)在信號相位的連續(xù)變化上。

2.2 噪聲模型

噪聲信號一般指高斯分布的白噪聲。除壓制性噪聲干擾外，一般來說主要是雜波，由于雜波產(chǎn)生的機理不同，概率密度函數(shù)和功率譜各不相同，同時考慮接收前端帶寬作用，一般先由高斯函數(shù)模型產(chǎn)生寬帶數(shù)字噪聲，通過帶通或低通濾波器后得到有效噪聲。

對于模擬實現(xiàn)中的噪聲信號是無窮無盡，而數(shù)字模擬模型中的噪聲則是蒙特卡洛模擬的偽噪聲信號，由于存儲量和資源的限定，一般只能產(chǎn)生一段并且循環(huán)使用。

2.3 干擾模型

這里的干擾指的是近地物體回波干擾和欺騙性信號干擾，一般常用有效目標(biāo)信號的距離拖引、速度拖引和角度拖引。

3 實現(xiàn)方式

3.1 系統(tǒng)構(gòu)成

模擬器主體構(gòu)成如圖1所示，主要包括三部分:數(shù)據(jù)生成、回波產(chǎn)生和合成放大。

圖1 系統(tǒng)實現(xiàn)結(jié)構(gòu)圖

數(shù)據(jù)生成主要包括人機界面和數(shù)據(jù)生成軟件，用于產(chǎn)生模擬目標(biāo)回波信號的數(shù)據(jù)及信號的主要參數(shù)，參數(shù)主要包括DDS的頻率、相位控制和FPGA數(shù)據(jù)輸出的延遲控制。噪聲數(shù)據(jù)可以預(yù)先存儲或臨時計算，通過數(shù)據(jù)生成傳輸至FPGA。

回波產(chǎn)生部分主要包括兩個功能:FPGA依照命令控制DDS產(chǎn)生目標(biāo)回波信號，通過DAC產(chǎn)生噪聲信號。

合成放大對目標(biāo)回波進(jìn)行處理，經(jīng)合成放大最終輸出。

3.2 工作流程

系統(tǒng)工作流程如下:首先，數(shù)據(jù)生成根據(jù)用戶設(shè)定的規(guī)則或參數(shù)產(chǎn)生模擬目標(biāo)回波信號數(shù)據(jù)文件，根據(jù)模擬的試驗環(huán)境產(chǎn)生干擾信號衰減量和延遲參數(shù)，根據(jù)重復(fù)周期選取或生成限定時寬的噪聲采樣數(shù)據(jù)文件;其次，在外部控制信號輸入前將噪聲采樣數(shù)據(jù)和干擾控制參數(shù)輸出至相應(yīng)FPGA中;第三步，當(dāng)外部控制信號產(chǎn)生后，按照固定周期依次將回波信號數(shù)據(jù)發(fā)送至FPGA中，F(xiàn)PGA按照控制信號和指令數(shù)據(jù)控制DDS工作產(chǎn)生信號;最后，對目標(biāo)回波信號進(jìn)行處理，與噪聲干擾合成后放大，產(chǎn)生中頻模擬信號。

3.3 關(guān)鍵性技術(shù)及解決方案

a.信號產(chǎn)生

信號產(chǎn)生主要分為目標(biāo)回波信號產(chǎn)生、雜波及干擾產(chǎn)生。

目標(biāo)回波信號由DDS直接在中頻產(chǎn)生，關(guān)鍵性的問題是保證在發(fā)射觸發(fā)到來前DDS芯片及時獲得信號頻率、相位和幅度的控制字，如果PRF較高時，對數(shù)據(jù)生成模塊(一般為PC端)要求的傳輸速率高。為保證信號正常產(chǎn)生，對于控制DDS工作的FPGA芯片也必須能存儲較多的控制命令字。

對于非相參雷達(dá)系統(tǒng)而言，一般雜波可以由DAC恢復(fù)有限時寬采樣的噪聲數(shù)據(jù)，而對其功分后一路延遲，與另一路疊加后可以獲得分布較為復(fù)雜的雜波。該噪聲不需要經(jīng)過低通或帶通濾波，因為最終合成放大后會如同通過接收機一樣通過一個帶通濾波器，限定最終信號帶寬。

干擾可以通過可控衰減和延遲有效信號得到，特別是近地干擾和傳輸多徑干擾可以有效產(chǎn)生，而且同頻同相干擾信號對信號處理的影響最大，可有效開展對信號處理的測試和驗證。

b.數(shù)據(jù)傳輸及控制

相對于頻率、相位、幅度控制而言，產(chǎn)生距離(時間)延遲是DDS難以實現(xiàn)的，但對FPGA來說輸出延遲控制從軟件編程方面較易實現(xiàn)，所以在目標(biāo)回波信號時間延遲方面，需要FPGA嚴(yán)格控制數(shù)據(jù)及控制字輸出時刻，為保證與測試系統(tǒng)時間統(tǒng)一，可采用測試系統(tǒng)提供的激勵信號。

c.系統(tǒng)擴展

如需要進(jìn)行射頻信號輸出時，可在合成放大端后增加射頻混頻放大單元。

圖2是經(jīng)改造的相參系統(tǒng)回波模擬器，如圖所示DDS只產(chǎn)生基帶信號，將中頻載波與DDS輸出進(jìn)行混頻和單邊帶濾波放大，中頻載波來源于測試系統(tǒng)頻綜本振輸出，以使信號初始相位與測試系統(tǒng)一致，DDS附加的相位需要進(jìn)行模擬計算。

圖2 相參系統(tǒng)回波模擬器結(jié)構(gòu)圖

4 模擬器設(shè)計

根據(jù)某課題總體技術(shù)要求，設(shè)計適用于雷達(dá)系統(tǒng)無線通信鏈路檢測的射頻信號模擬器，提出下列技術(shù)要求:

信號主要參數(shù):

信號頻率:C波段

信號帶寬:30MHz

基帶數(shù)據(jù):特定文本數(shù)據(jù)，按行依次輸出，每行128bit

信號形式:直擴方式(2PSK調(diào)制)

擴頻碼:511位M序列

擴頻速率:15MHz

通信周期:100ms

假定終端以20m/s徑向速度從距離基站1000m處遠(yuǎn)離基站，信號幅度衰減與距離延遲成正比，初始假定1000m處幅度信號最大。

4.1 主要硬件選擇

a.數(shù)據(jù)生成

數(shù)據(jù)生成單元是一個計算機單元，設(shè)計中可使用獨立計算機、CPCI或PowerPC，為了與基帶信號產(chǎn)生單元傳輸，也為了保證接口兼容性，建議設(shè)計時使用RS-232串口或通用網(wǎng)口。此處選擇AD-Link生產(chǎn)的CPCI6842。

b.基帶信號產(chǎn)生

DDS選取AD公司生產(chǎn)的AD9910芯片。它具有一個更新速率高達(dá)250 MHz的16 bit并行端口，允許設(shè)計工程師每隔8 ns更新一次32 bit的頻率或相位控制字。同時，AD9910內(nèi)置14位數(shù)字模擬器和高達(dá)1GSPS內(nèi)置時鐘速度，可以產(chǎn)生高達(dá)400 MHz的模擬輸出。

FPGA中決定DDS系統(tǒng)工作的關(guān)鍵是波形存儲器、控制字存儲單元和高速并行輸出這三部分，都要采用高速電路。為解決片內(nèi)存儲的容量問題，F(xiàn)PGA需對DDR等高速片外存儲器提供良好的接口。綜合考慮，器件選用Altera公司的EP2C8Q208C8。

在該設(shè)計中還用到了型號為AD9742的D/A轉(zhuǎn)換器，該芯片具有12位數(shù)模轉(zhuǎn)換功能，轉(zhuǎn)換速度可達(dá)到100 Mb/s。

4.2 中頻及射頻形成

由于通信系統(tǒng)屬于非相參系統(tǒng)，故可用DDS直接產(chǎn)生中頻信號，為了設(shè)計和使用簡便，采用Agilent8267D信號源產(chǎn)生2800MHz信號作為本振信號。

關(guān)鍵數(shù)據(jù)及主要參數(shù):

a.多普勒頻率:計算可知信號多普勒頻率小于200Hz，遠(yuǎn)低于兩個本振源的頻偏，所以設(shè)計時忽略。

b.距離延時:DDS延時輸出由FPGA控制，經(jīng)過計算，F(xiàn)PGA內(nèi)部時鐘頻率盡量設(shè)計為150MHz的整數(shù)倍，通過仿真器仿真證明，系統(tǒng)最高頻率設(shè)為180.05MHz時，可滿足最低設(shè)計150MHz穩(wěn)定時鐘的要求。

c.幅度控制:32位幅度控制字高16位有效，一般來說僅距離產(chǎn)生的信號功率衰減范圍不會大于40dB，所以只使用14位，最高0x2710代表最大幅度(1000m處)?？刂谱值纳芍苯釉贑PCI中進(jìn)行。

d.調(diào)制產(chǎn)生:由于采用的DDS芯片為16位并行輸入端口，以5MHz的更新率輸出32位頻率控制字、32位相位控制字(低16位有效)和32位幅度控制字，必須保證每33ns(30MHz輸出頻率)更新一次。

e.輸出控制:由于CPCI每秒至少需要向FPGA輸出238，080Byte的基帶數(shù)據(jù)(不包括控制字、幀頭幀尾等)，為保證信號生成，需要使用網(wǎng)口通信，每秒鐘CPCI與FPGA通信一次，F(xiàn)PGA內(nèi)部只存儲1s內(nèi)的數(shù)據(jù)。

5 結(jié)束語

本文采用DDS設(shè)計信號波形、FPGA進(jìn)行數(shù)據(jù)和控制字輸出控制、計算單元生成數(shù)據(jù)和波形參數(shù)，既保證了信號波形準(zhǔn)確結(jié)構(gòu)完整，又保證了整個設(shè)計過程的可控性和靈活性。

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