劉建林戴瑜興沈 雁

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邊緣檢測(cè)方法在線陣CCD大壩位移計(jì)中的應(yīng)用

劉建林1,2, 戴瑜興2, 沈 雁2

(1. 湖南機(jī)電職業(yè)技術(shù)學(xué)院 電氣工程系, 湖南 長(zhǎng)沙, 410151; 2. 湖南大學(xué) 電氣與信息工程學(xué)院, 湖南 長(zhǎng)沙, 410082)

根據(jù)大壩變形監(jiān)測(cè)的實(shí)際需求, 采用先進(jìn)的CCD以及FPGA技術(shù), 設(shè)計(jì)了用于大壩水平位移監(jiān)測(cè)的高精度位移計(jì). 根據(jù)線陣CCD的特性, 論述了利用平行光源進(jìn)行測(cè)量的結(jié)構(gòu)及原理. 通過(guò)對(duì)CCD圖像進(jìn)行數(shù)字化, 采用數(shù)字的高斯濾波及邊緣檢測(cè)算法對(duì)CCD圖像進(jìn)行像元級(jí)的邊緣定位. 在實(shí)驗(yàn)中運(yùn)行了FPGA作為處理部件, 采用Verilog HDL對(duì)處理算法進(jìn)行邏輯設(shè)計(jì), 通過(guò)論證, 系統(tǒng)具有很高的測(cè)量精度以及集成度.

大壩變形監(jiān)測(cè); CCD; 邊緣檢測(cè)

大壩為開(kāi)發(fā)水利資源發(fā)揮巨大作用, 給人類(lèi)帶來(lái)極大便利. 但由于其建造歷史、環(huán)境、材料與工藝的不同, 在面對(duì)今天復(fù)雜多變的氣候變化和自然災(zāi)害時(shí)存在一定的隱患. 因此, 大壩的安全監(jiān)測(cè)十分重要. 第1時(shí)間掌握大壩工作狀態(tài), 可為大壩日常運(yùn)行的狀況提供評(píng)價(jià)依據(jù), 有助于制定合理的控制計(jì)劃、維護(hù)修理措施和發(fā)布險(xiǎn)情警報(bào)[1], 可大大提高資源利用率, 減少對(duì)環(huán)境的不良影響.

大壩安全監(jiān)測(cè)中的一項(xiàng)重要內(nèi)容——大壩變形監(jiān)測(cè), 國(guó)家有確定的實(shí)際要求[2]. 考慮大壩變形監(jiān)測(cè)的發(fā)展趨勢(shì)[3], 本文結(jié)合利用FPGA作為單片式控制處理核心、東芝公司的線陣CCD芯片TCDl703C作為測(cè)量傳感器以及光電式位移計(jì)用于大壩水平位移監(jiān)測(cè). 與位移計(jì)的測(cè)量精度0.1 mm的指標(biāo)相比, 光電式位移計(jì)的測(cè)量精度提高了4倍, 達(dá)到了0.02 mm, 有效測(cè)量范圍也達(dá)到了0～50 mm, 充分滿足了對(duì)大壩測(cè)量位移數(shù)據(jù)的高精度要求.

1 線陣CCD位移計(jì)

1.1 系統(tǒng)結(jié)構(gòu)

線陣CCD大壩位移計(jì)的硬件系統(tǒng)結(jié)構(gòu)見(jiàn)圖1. 主要的構(gòu)成部件包括了線陣CCD器件TCD1703C、AD轉(zhuǎn)換器、FPGA以及一些外圍部件. FPGA是最核心的處理部件, 其中運(yùn)行有Nios II軟核作為嵌入式處理器、檢測(cè)算法的邏輯電路和驅(qū)動(dòng)線陣CCD器件的邏輯電路. 在FPGA的驅(qū)動(dòng)下, TCD1703C按時(shí)鐘依次將感光元素線陣的電壓信號(hào)輸出到AD轉(zhuǎn)換器. AD轉(zhuǎn)換器將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)送入FPGA進(jìn)行處理. 在FPGA中經(jīng)過(guò)高斯濾波、差分運(yùn)算產(chǎn)生線陣CCD的梯度圖像, 同時(shí)提取邊緣點(diǎn)左右相鄰各2個(gè)像元的位置以及梯度數(shù)據(jù), 可以精確地將圖像邊緣定位在一個(gè)像元上. 至此便將CCD原始信號(hào)變成了與鋼絲位置相關(guān)的邊緣數(shù)據(jù)序列, 再通過(guò)Nios II軟核的處理最終計(jì)算出鋼絲當(dāng)前所處的位置.

圖1 系統(tǒng)結(jié)構(gòu)框圖

1.2 測(cè)量原理

在線陣CCD大壩位移計(jì)中, 被測(cè)物體為一根0.8～1.2 mm的細(xì)鋼絲線. 為CCD提供光源的是一個(gè)點(diǎn)光源, 通過(guò)光學(xué)系統(tǒng)將其轉(zhuǎn)化成一束平行光照射到線陣CCD器件上, CCD的微光敏元素列受到光強(qiáng)的影響便會(huì)形成離散的分布電荷, 進(jìn)而在驅(qū)動(dòng)電路的作用下, 依時(shí)鐘轉(zhuǎn)化為電壓信號(hào)輸出. 其原理示意圖見(jiàn)圖2[4]. 當(dāng)將細(xì)鋼絲線放置在光源與線陣CCD之間時(shí), 由于細(xì)鋼絲線的遮蔽, 其在線陣CCD上形成一個(gè)暗帶, 而CCD兩邊未被遮蔽部分則表現(xiàn)為亮帶. 細(xì)鋼絲線的粗細(xì)決定了暗帶的寬度, 為了提高精確度, 應(yīng)盡量使用較細(xì)的鋼絲線. 通過(guò)對(duì)CCD上暗帶的定位, 便可以計(jì)算出鋼絲的位移.

圖2 測(cè)量原理圖

2 邊緣檢測(cè)算法的應(yīng)用

2.1 高斯濾波

引入高斯濾波器的原因在于線陣CCD經(jīng)光線感應(yīng)后生成的圖像含有噪聲, 而圖像的差分運(yùn)算對(duì)噪聲非常敏感, 通過(guò)高斯濾波器對(duì)圖像進(jìn)行去噪便可極大提高邊緣檢測(cè)器的性能. 高斯濾波器根據(jù)高斯函數(shù)的形狀來(lái)確定濾波模板的權(quán)值. 高斯函數(shù)的傅里葉變換也是高斯函數(shù), 使得高斯濾波器在平滑濾波器中得到了廣泛的應(yīng)用. 將連接的高斯函數(shù)離散化便可用于高斯濾波器, 對(duì)于較小尺寸的一維高斯濾波器可以使用帕斯卡三角形來(lái)逼近. 5個(gè)點(diǎn)的高斯濾波器對(duì)應(yīng)于帕斯卡三角形的第5行[5](見(jiàn)圖3).

圖3 高斯濾波模板

2.2 邊緣檢測(cè)

在經(jīng)過(guò)梯度算子獲得梯度圖像之后, 為了確定邊緣的位置, 構(gòu)造一個(gè)包含5個(gè)像素的窗口來(lái)完成對(duì)邊緣的提取工作. 具體步驟如下:

第1步: 對(duì)()求梯度,() =(+ 1)-().

第2步: 窗口邊緣檢測(cè).

當(dāng)() ≥(+ 1)＞(+ 2)且() ≥(-1)＞(-2)時(shí)() =(). (1)

當(dāng)() ≤(+ 1)＜(+ 2)且() ≤(-1)＜(-2)時(shí)() =(). (2)其它情況下() = 0.

滿足式(1)或式(2)的點(diǎn)則為邊緣點(diǎn). 在第2步中實(shí)際上是取得梯度圖像中邊緣的2個(gè)峰值點(diǎn). 在實(shí)現(xiàn)中, 可以先對(duì)梯度圖像取絕對(duì)值, 僅用式(1)即可. 這樣減少了不必要的邏輯單元使用量.

圖4 邊緣及一階導(dǎo)數(shù)關(guān)系圖

3 功能實(shí)現(xiàn)

3.1 高斯濾波器的設(shè)計(jì)

由2.1節(jié)可知, 高斯函數(shù)離散化后的值便是高斯濾波器模板的各處的權(quán)重, 所以可看作是線性濾波器. 在使用邏輯電路實(shí)現(xiàn)高斯濾波器時(shí), 分節(jié)延遲線是其中的基本結(jié)構(gòu)單元, 輸入數(shù)據(jù)依次延遲并通過(guò)抽頭進(jìn)行加權(quán)求和輸出結(jié)果. 其結(jié)構(gòu)見(jiàn)圖5.

圖5 高斯濾波器實(shí)現(xiàn)結(jié)構(gòu)

高斯濾波器由3個(gè)層次構(gòu)成(圖6). 首先串行的數(shù)據(jù)依次進(jìn)入延遲線, 從而由串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù); 然后對(duì)并行數(shù)據(jù)進(jìn)行抽頭并加權(quán); 最后對(duì)各加權(quán)的抽頭數(shù)據(jù)進(jìn)行累加輸出得到濾波后的數(shù)據(jù).

圖6 高斯濾波器層次結(jié)構(gòu)

3.2 邊緣檢測(cè)算法實(shí)現(xiàn)

找出局部梯度值最大的像元位置, 即圖像灰度變化是邊緣檢測(cè)的主要目的. 數(shù)據(jù)的并行處理, 由4個(gè)比較器完成(見(jiàn)圖7), 有利于提高系統(tǒng)的處理速度. Quartus II軟件的LPM庫(kù)中提供了本文需要的比較器, 可直接調(diào)用. 移位寄存器, 由5個(gè)D觸發(fā)器組成, 依據(jù)給定的時(shí)鐘信號(hào), 串行數(shù)據(jù)依次移位輸入轉(zhuǎn)換成并行輸出. 在圖7中, 數(shù)據(jù)從data_in端輸入, 由時(shí)鐘控制5個(gè)D觸發(fā)器完成串轉(zhuǎn)并功能, 然后輸出5組數(shù)據(jù)分別進(jìn)行比較. 只有當(dāng)這幾組數(shù)據(jù)同時(shí)滿足式(1)或式(2)時(shí), 輸出結(jié)果才為真, 即表示判斷到了圖像的邊緣. 進(jìn)一步便可以得出細(xì)鋼絲線投影到CCD上的準(zhǔn)確位置.

圖7 邊緣檢測(cè)邏輯電路

3.3 位移計(jì)算處理

通過(guò)邊緣檢測(cè)運(yùn)算之后, 得到的便是邊緣檢測(cè)結(jié)果序列:(1)、(2)、(3) …(). 它們記錄了各邊緣點(diǎn)所在的位置以及梯度幅值. 可能發(fā)生的情況是, 在整個(gè)序列中分布著許多比較小的梯度幅值, 這是因?yàn)楦咚篂V波器只是盡可能的使得序列變得平滑, 但一定會(huì)存在許多斜率很小的波紋. 因?yàn)樾枰ㄟ^(guò)閥值將它們忽略掉. 鋼絲位置的計(jì)算流程見(jiàn)圖8. 圖8中0和H分別表示2點(diǎn)之間寬度的閥值以及梯度幅值(斜率)的閥值.

圖8 位移計(jì)算流程

4 總結(jié)

本文以線陣CCD的原理為出發(fā)點(diǎn), 討論了利用平行光源及細(xì)鋼絲線進(jìn)行位移測(cè)量的大壩移位計(jì)的結(jié)構(gòu)及硬件組成. 并根據(jù)數(shù)字圖像處理的特點(diǎn), 提出了通過(guò)高斯濾波抑制噪聲, 通過(guò)差分運(yùn)算進(jìn)行邊緣檢測(cè)的定位方法, 使得定位的檢測(cè)精度保持在像素級(jí), 從而精確地計(jì)算出鋼絲在量程范圍內(nèi)的位移位置. 在實(shí)驗(yàn)中, 采用FPGA作為處理器件, 將CCD驅(qū)動(dòng)、檢測(cè)算法及其它控制處理集成到單片F(xiàn)PGA上. 通過(guò)軟硬件的結(jié)合, 減小了位移計(jì)的尺寸, 并提高了位移計(jì)的處理速度及測(cè)量精度.

[1] Mueuler S. Instrumentation and control system for Guangzhou[J]. International Journal on Hydropower & Dams, 1998, 5(2): 99-101．

[2] 中華人民共和國(guó)能源部和水利部. 混凝土大壩安全監(jiān)測(cè)技術(shù)規(guī)范[M]. 北京: 水利電力出版社, 1990.

[3] 李宗春, 李廣云. 我國(guó)大壩變形監(jiān)測(cè)技術(shù)現(xiàn)狀與進(jìn)展[J]. 測(cè)繪通報(bào), 2002(10): 19-21．

[4] 柴世杰, 戴瑜興, 溫?zé)铈? 基于C8051F410的光電式引張線儀設(shè)計(jì)[J]. 電子技術(shù)應(yīng)用, 2011(5) : 41-44.

[5] 賈云得. 機(jī)器視覺(jué)[M]. 北京: 科學(xué)出版社, 2002: 71-76.

[6] 吳曉波. 圖像邊緣特征分析[J]. 光學(xué)精密工程, 1999, 7(1): 59-63.

Linear array CCD dam displacement meter based on edge detect method

LIU Jian-lin1,2, DAI Yu-xing2, SHEN Yan2

(1. Department of Electrical Engineering, Hunan Mechanical & Electrical Polytechnic, Changsha 410151, China; 2. Department of Eectrical and Information Engineering, Hunan Uiversity, Changsha 410082, China)

According to the deformation monitoring of dam’s actual needs, based on advanced CCD and FPGA technology, a displacement meter was designed with high precision and automatic measurement for dam use. On the basis of edge gradient step characteristic of a gray image, Gaussian filter and edge detection algorithm was used to find the pixel level boundary of a CCD image. Taking FPGA as the system processing core and the digital circuit hardware carrier, Verilog HDL language was used to design the system which is all included in a single FPGA. Simulation and test show that the sopc system had high precision, high processing speed, high integration density and high reliability.

dam deformation monitoring; CCD; edge detection

TP 391.41

1672-6146(2012)04-0049-04

10.3969/j.issn.1672-6146.2012.04.010

2012-10-16

湖南省科技計(jì)劃 (2012FJ3042)

劉建林(1978-), 男, 講師, 碩士研究生, 研究方向?yàn)榻ㄖ悄芄こ? E-mail: tikolin@126.com

(責(zé)任編校:劉剛毅)