逆向設(shè)計是國內(nèi)集成電路行業(yè)的主要設(shè)計手段，尤其是在模擬和數(shù)模混合集成電路設(shè)計中，逆向設(shè)計更是占有主導(dǎo)地位。所以規(guī)范完整的逆向設(shè)計流程是實現(xiàn)好的集成電路設(shè)計的基礎(chǔ)和必備條件。本文基于軟件ChipLogic和Candence，給出了完整的集成電路逆向設(shè)計流程。

逆向設(shè)計原則

逆向設(shè)計可以理解為一種設(shè)計的移植工作，目的是將一種未知工藝實現(xiàn)的成熟設(shè)計移植到已知工藝來實現(xiàn)。逆向設(shè)計大體上分為兩個階段，即分析階段和再設(shè)計階段，兩個階段有不同的工作原則。

·分析階段原則

分析階段要尊重原設(shè)計。原設(shè)計是成熟的，如果工藝基本兼容，只要電路提取正確，就可還原電路功能，且對性能也不會有太大影響。提取電路時不能遺漏任何器件和連線，不管是否能夠理解，都要將原版圖中的元素反映在電路圖中。分析階段應(yīng)如實根據(jù)原設(shè)計記錄電路參數(shù)，即使局部仿真有問題也不要隨意修改。

·再設(shè)計階段原則

再設(shè)計階段要尊重仿真結(jié)果和DRC規(guī)則。新設(shè)計基于新工藝，如果提取的電路和版圖不符合新工藝的設(shè)計規(guī)則，必須修改。為滿足性能要求，可以修改電路參數(shù)，但應(yīng)保持電路結(jié)構(gòu)。對分析階段不能理解的部分，在不影響仿真結(jié)果的情況下，要盡量保留。最終仿真結(jié)果一定要符合原設(shè)計要求，版圖DRC也必須通過。

逆向設(shè)計流程

逆向設(shè)計流程主要分為四個階段：ChipLogic版圖提取、Cadence電路整理、整體功能仿真以及性能優(yōu)化再設(shè)計，這四個階段是按順序執(zhí)行的，只有當(dāng)一個階段完成后才可以進行下一階段操作，整個分析進程的操作流程如圖1所示。

· ChipLogic版圖提取

ChipLogic版圖提取目的是把版圖照片中的器件和線網(wǎng)用ChipLogic工具標(biāo)識出來，以利于Cadence電路整理工作，ChipLogic版圖提取的工作流程如圖2所示。

逆向分析時，根據(jù)標(biāo)識的線網(wǎng)不同，在各自對應(yīng)的工作區(qū)內(nèi)進行金屬1、2線網(wǎng)的合并，并完成通孔識別工作，再將合并后的金屬1、2線網(wǎng)與多晶線網(wǎng)合并，形成最終整個芯片的走線網(wǎng)。器件識別小組要完成芯片工藝的判斷、pin標(biāo)注、器件單元模板識別。當(dāng)兩個小組工作完成之后，將兩個小組合并，同時完成各個塊之間的連線線網(wǎng)命名，之后各個小組分別在同一個工作區(qū)進行單元擺塊工作，在單元擺塊工作中只需要調(diào)用之前識別出的有限的器件單元模板即可。整理完成后的單元擺塊圖通過ERC規(guī)則檢查后，才可認(rèn)為ChipLogic版圖提取工作完成。

·Cadence電路整理

在進行完版圖提取工作之后，將Chiplogic中識別出的電路圖逐一移植到Cadence下，之后進行Cadence下的電路整理。基于已有的集成電路知識和書籍上經(jīng)典電路結(jié)構(gòu)，根據(jù)芯片數(shù)據(jù)手冊上的說明，逐漸在整體電路上整理出數(shù)據(jù)手冊的芯片框圖中包含的主要功能模塊。

·功能仿真

功能仿真一般分兩步進行，單獨模塊仿真和總體電路仿真。在電路的設(shè)計中，只有保證單獨小模塊都能正常工作，才有可能讓整體芯片工作正常。對于數(shù)字模塊，在保證提圖正確的前提下，一般仿真都會順利通過。但對于模擬部分，簡單的完全移植功能不一定就會正確，因為像模擬設(shè)計中的運算放大器和帶隙基準(zhǔn)等模塊要想正常工作，可能還需要對個別管子的尺寸和電阻的阻值進行調(diào)整才能滿足設(shè)計要求。在各個小模塊的功能都實現(xiàn)了后，參照數(shù)據(jù)手冊上的仿真電路，對整體芯片進行仿真。

·性能優(yōu)化再設(shè)計

逆向設(shè)計中，在工藝選擇正確的前提下，完全的照搬照抄，簡單的改動個別器件的尺寸，一般都可以實現(xiàn)芯片的基本功能。但要想完全達到原芯片的性能要求，可能需要對電路的某些地方進行改動。新選用的設(shè)計工藝不一定和原設(shè)計工藝正好匹配，導(dǎo)致電路性能達不到原設(shè)計要求。所以要想實現(xiàn)一種好的芯片功能，對芯片進行優(yōu)化再設(shè)計是必要的。

總結(jié)

綜上所述，集成電路的逆向設(shè)計流程按照ChipLogic版圖提取，Cadence電路整理，功能仿真和性能優(yōu)化再設(shè)計四個步驟順序執(zhí)行，每個步驟嚴(yán)格遵守分析設(shè)計的原則，可以順利完成芯片的逆向分析和再設(shè)計。

（作者單位：沈陽工業(yè)大學(xué)信息科學(xué)與工程學(xué)院）