張海峰，趙愛玲

基于FPGA的高速DUC設(shè)計與高效實現(xiàn)?

張海峰，趙愛玲

（安陽工學(xué)院機械工程學(xué)院，河南安陽455000）

提出了一種基于FPGA實現(xiàn)高速數(shù)字上變頻（DUC）的方法。該方法采用一種新的多相內(nèi)插濾波器的高效實現(xiàn)結(jié)構(gòu)，利用多相內(nèi)插濾波器中各分支濾波器間系數(shù)的特點，使多相內(nèi)插濾波器消耗的乘法器數(shù)量減少一半；并采用一種并行結(jié)構(gòu)的數(shù)控振蕩器（NCO），可產(chǎn)生高數(shù)據(jù)率的上變頻本振信號。利用該方法為某雷達(dá)中頻回波模擬器設(shè)計了DUC模塊，其輸出數(shù)字中頻信號的數(shù)據(jù)率可達(dá)1.2 Gsample／s，只消耗了少量資源，滿足項目需求。

雷達(dá)回波模擬器；高速DUC；高效多相內(nèi)插濾波器；并行NCO；數(shù)字中頻信號

數(shù)字上變頻（DUC）是軟件無線電的關(guān)鍵技術(shù)之一，其基本功能是將基帶信號上變頻到載波頻率上，用于提高數(shù)據(jù)率、實現(xiàn)頻譜搬移，已廣泛應(yīng)用于通信數(shù)字發(fā)射機和中頻信號模擬器等領(lǐng)域。

DUC一般可采用專用集成芯片（ASIC）、數(shù)字信號處理器（DSP）、現(xiàn)場可編程門陣列（FPGA）實現(xiàn)。ASIC集成度高、功耗低，但可編程性差；DSP可編程性高但功耗也高；FPGA片內(nèi)具有豐富的邏輯資源、寄存器資源并集成有乘法器、存儲器等硬核，可編程性強，采用FPGA實現(xiàn)DUC具有更大的靈活性［1-3］。

1 DUC基本結(jié)構(gòu)分析

DUC主要由數(shù)據(jù)率提升和頻譜搬移兩部分組成，其中數(shù)據(jù)率提升包含M倍內(nèi)插和低通濾波，低通濾波用以濾除M倍內(nèi)插帶來的延拓頻譜；數(shù)控振蕩器（NCO）用來生成上變頻所需的本振信號。其典型結(jié)構(gòu)如圖1所示。

低通濾波常用積分梳狀（CIC）濾波器或有限長沖激響應(yīng)（FIR）濾波器完成。CIC濾波器無乘法運算，結(jié)構(gòu)簡單，但單級應(yīng)用時阻帶衰減很小，多級串聯(lián)應(yīng)用雖然能夠提高阻帶衰減卻導(dǎo)致通道平坦度變差，適用于窄帶信號。FIR濾波器實現(xiàn)結(jié)構(gòu)中沒有反饋環(huán)路且對系數(shù)的定點量化不敏感，具有理想的線性相位，適用于寬帶信號。

NCO常用坐標(biāo)旋轉(zhuǎn)數(shù)字計算（Cordic）或查找表（LUT）實現(xiàn)。Cordic算法性能與迭代次數(shù)等因素相關(guān)，好的性能需要更多迭代次數(shù)，這將增加頻率改變的反應(yīng)時間；當(dāng)需要高數(shù)據(jù)率的本振信號時，Cordic算法變得非常復(fù)雜?；诓檎冶矸ǖ腘CO結(jié)構(gòu)簡單，具有頻率切換反應(yīng)時間小、便于采用并行運算等特點，適用于高數(shù)據(jù)率本振信號。

鑒于傳統(tǒng)DUC的運算資源量和處理速度難以滿足項目高數(shù)據(jù)率要求，而目前高速DUC實現(xiàn)方法的文獻(xiàn)相對較少，本文設(shè)計了一種基于FPGA、高效多相內(nèi)插FIR濾波器和并行查找表的NCO相結(jié)合結(jié)構(gòu)的高速DUC，該DUC具有內(nèi)插倍數(shù)大、輸出信號數(shù)據(jù)率高等特點。

2 高速DUC的結(jié)構(gòu)實現(xiàn)

“資源”和“速度”是FPGA開發(fā)中的兩個關(guān)鍵因素。高速DUC的基本特點是內(nèi)插倍數(shù)大，內(nèi)插后的數(shù)據(jù)率高。由于內(nèi)插倍數(shù)大，低通濾波器的過渡帶相對變小，為獲得同樣的雜散抑制性能，濾波器階數(shù)會相應(yīng)地增大，意味著實現(xiàn)低通濾波所使用的乘法器將增多。用FPGA實現(xiàn)高速DUC時，需要設(shè)計、采用合適的濾波器實現(xiàn)結(jié)構(gòu)以減少乘法器的使用量，以及合適的數(shù)控振蕩器結(jié)構(gòu)以生成高數(shù)據(jù)率的上變頻本振信號。

2.1 使乘法器消耗減半的高效多相內(nèi)插濾波器結(jié)構(gòu)

在實現(xiàn)DUC時，乘法器主要用來構(gòu)建FIR濾波器。實現(xiàn)DUC時節(jié)省乘法器資源主要有5種方法：一是采用多級內(nèi)插結(jié)構(gòu)代替單級內(nèi)插結(jié)構(gòu)；二是當(dāng)內(nèi)插因子為2時使用半帶濾波器；三是利用線性相位FIR濾波器系數(shù)的對稱性減少乘法器使用；四是硬件分時復(fù)用減少乘法器的使用；五是以上方法的組合使用等［4］。

多相內(nèi)插濾波器可看作是“內(nèi)插”和“低通濾波”的并行實現(xiàn)結(jié)構(gòu)，在實現(xiàn)高速DUC時常被采用。多相內(nèi)插濾波器的基本實現(xiàn)結(jié)構(gòu)如圖2所示［5］。

各分支濾波器的定義如下：

式中，h（n）是圖1中低通濾波器的系數(shù)，N是低通濾波器的階數(shù)。設(shè)內(nèi)插濾波后y（n）的數(shù)據(jù)率為fh，則各多相分支濾波器的工作頻率為fh／M，M個分支濾波器在同一時刻的輸出?yl（n）是y（n）中順序的M個樣點，即：

由此可知，多相內(nèi)插濾波器的基本實現(xiàn)結(jié)構(gòu)需要N個乘法器，需要尋找適用于多相內(nèi)插濾波器的節(jié)省乘法器的方法。由式（1）知，第l和第M-1-l個分支濾波器可表示如下：在以上兩式中，0≤n≤N／M-1，則0≤（N／M

-1-n）≤N／M-1，故式（4）可改寫成

線性相位FIR濾波器的系數(shù)滿足

由此可見，Rl（z）中第n個系數(shù)和RM-1-l（z）中第N／M-1-n個系數(shù)相等，也即：

式中，rl（n）是分支濾波器Rl（z）的單位沖激響應(yīng)，fliplr代表時間反褶。

在多相內(nèi)插濾波器中，Rl（z）和RM-1-l（z）的直接實現(xiàn)結(jié)構(gòu)如圖3所示，其中yl（n）是Rl（z）的輸出。

根據(jù)式（7），實現(xiàn)濾波器的分支轉(zhuǎn)置結(jié)構(gòu)如圖4所示。

與直接實現(xiàn)結(jié)構(gòu)相比，分支轉(zhuǎn)置結(jié)構(gòu)實現(xiàn)了兩條分支濾波器使用時的乘法器數(shù)量減少一半，相應(yīng)多相內(nèi)插濾波器消耗的乘法器總量也減少一半，同時該方法不會增加工作頻率，具有可實現(xiàn)性。

2.2 基于并行查找表的NCO實現(xiàn)結(jié)構(gòu)

并行處理是應(yīng)對高數(shù)據(jù)率的重要方法，是FPGA的優(yōu)勢之一。在DUC中，NCO用于產(chǎn)生數(shù)據(jù)率為fh的上變頻本振，現(xiàn)有技術(shù)無法直接實現(xiàn)，應(yīng)采用并行實現(xiàn)結(jié)構(gòu)。考慮到多相內(nèi)插濾波器并行輸出內(nèi)插濾波結(jié)果的M個相鄰樣點，可以用M個低速NCO合成一個高速NCO，與多相內(nèi)插濾波器的輸出類似，M個低速NCO的并行輸出?fl（n）是高速上變頻本振f（n）的M個相鄰樣點，即：

由此可得DUC的等效結(jié)構(gòu)如圖5所示。

每個NCO的實際工作頻率為fh／M。當(dāng)M個NCO的等效工作頻率為fh、相位累加器寬度為B、輸出信號頻率為fo時，定義Pinc0如下：

式中，round（*）代表四舍五入，M個NCO具有相同的相位增量Pinc如下：

式中，Mod（*）代表取余運算。為了用M個工作頻率為fh／M的NCO合成一個工作頻率為fh的NCO，M個低速NCO具有相同的相位增量但各自的相位偏移量不同，M個相位增量的定義如下：

由于M個低速NCO具有相同的相位增量，在實現(xiàn)時可共用一個相位累加器，由此可得基于并行查找表的NCO實現(xiàn)結(jié)構(gòu)，如圖6所示。

3 實驗與分析

某中頻雷達(dá)回波模擬器采用DSPs+FPGA+高速DAC的實現(xiàn)方式。DSPs選用TI公司的C6455，根據(jù)上位機下載的指令產(chǎn)生數(shù)據(jù)率為75 MHz的基帶正交信號傳給FPGA；FPGA選用Xilinx公司的XC5VSX95T-2，負(fù)責(zé)將接收到的基帶信號進(jìn)行信息調(diào)制后經(jīng)DUC得到數(shù)據(jù)率為1.2 GHz的數(shù)字中頻信號，該數(shù)字中頻信號由高速DAC轉(zhuǎn)換成模擬信號輸出，該DAC芯片選用ADI公司的AD9736。利用第2節(jié)中介紹的方法，在XC5VSX95T中實現(xiàn)DUC，其實現(xiàn)結(jié)構(gòu)如圖7所示。

該DUC由兩級內(nèi)插完成，第一級完成2倍內(nèi)插，采用了26階的半帶濾波器，該濾波器中有12個系數(shù)為0，并利用系數(shù)偶對稱性進(jìn)一步減少乘法器的使用量；第二級使用79階多相內(nèi)插濾波器完成8倍內(nèi)插，該多相濾波器使用圖5所示結(jié)構(gòu)減少乘法器的消耗；使用改進(jìn)的NCO結(jié)構(gòu)，由8個運行在150 MHz的NCO合成一個等效數(shù)據(jù)率為1 200 MHz的NCO。取混頻結(jié)果的實部經(jīng)并串轉(zhuǎn)換后傳給DAC轉(zhuǎn)換為模擬中頻信號輸出，其中并串轉(zhuǎn)換由Xilinx公司提供的OSERDES硬核完成。

3.1 乘法器使用量統(tǒng)計

可見該DUC實現(xiàn)時共使用了112個乘法器，占FPGA中總資源的17.5%；若不采用節(jié)省乘法器的措施，乘法器使用量將為206個，占總資源的32.2%。

3.2 上變頻結(jié)果

使用上述DUC將帶寬為40 MHz的基帶chirp信號上變頻至載頻為300 MHz的數(shù)字中頻信號，上變頻后信號的頻譜如圖8所示，其中濾波器系數(shù)量化成16 bit，中間運算節(jié)點保留16 bit，上變頻輸出結(jié)果保留14 bit。

可見，在表1所示乘法器消耗及上述定點截位條件下，該DUC輸出信號的雜散抑制優(yōu)于80 dB，滿足項目需求。

4 結(jié)論

本文從“節(jié)省乘法器資源”和“應(yīng)對高數(shù)據(jù)率”的角度論述了用FPGA實現(xiàn)高速DUC的方法。針對多相內(nèi)插濾波器，利用FIR濾波器系數(shù)的對稱性及多相濾波器系數(shù)的分配特點設(shè)計了一種可節(jié)省乘法器資源的高效實現(xiàn)結(jié)構(gòu)；采用并行處理的思想，設(shè)計了基于并行查找表的NCO實現(xiàn)結(jié)構(gòu)，可產(chǎn)生高數(shù)據(jù)率的本振信號。實踐應(yīng)用證明了本文所提出的方法是可行的、有效的。

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ZANG Ming-you.Digital array radar and software defined radar［M］.Beijing：Publishing House of Electronics Industry，2008：38-44.（in Chinese）

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CHENG Pei-qing.Digital Signal Processing［M］.Beijing：Tsinghua University Press，2001：334-338.（in Chinese）

ZHANG Hai-feng was born in Mengzhou，Henan Province，in 1972.He is now an associate professor with the M.S.degree.His research concerns design of precision instruments and test.

Email：ayzhaoal＠126.com

趙愛玲（1969—），女，河南林州人，碩士，副教授，主要從事光電技術(shù)設(shè)計與測試方面的研究。

ZHAO Ai-ling was born in Linzhou，Henan Province，in 1969.She is now an associate professor with the M.S.degree.Her research interests include optoelectronic technology design and test.

Design and Efficient Realization of High Speed DUC Based on FPGA

ZHANG Hai-feng，ZHAO Ai-ling
（Department of Mechanical Engineering，Anyang Institute of Technology，Anyang 455000，China）

This paper proposes an access to the realization of high data rate digital up converter（DUC）based on FPGA.This method adopts a novel implementation structure of poly-phase interpolation filter and makes use of the characteristic of branch between filter coefficients to reduce the consumption of multiplier by half.Besides，the adoption of parallel processing Numerically-controlled Oscillator（NCO）can generate high data rate vibration signal.By following these methods，a DUC module is designed for a certain radar IF echo simulator，which can generate digital IF signal with data rate up to 1.2 Gsample／s.Few resources are consumed and the program needs are satisfied.

radar echo simulator；high speed DUC；poly-phase interpolation filter；parallel processing NCO；digital IF signal

The College Young Teachers Foundation Item of Henan Province（2011GGJS-212）

TN955

A

10.3969／j.issn.1001-893x.2012.07.012

張海峰（1972—），男，河南孟州人，碩士，副教授，主要研究方向為精密儀器設(shè)計與測試；

1001-893X（2012）07-1112-04

2011-11-01；

2012-04-05

河南省高等學(xué)校青年骨干教師基金項目（2011GGJS-212）