王頂，劉智朋，趙頤軒

（西北工業(yè)大學 電子信息學院，陜西 西安 710129）

在現(xiàn)代無線電通信中，由于基帶信號的頻譜范圍都比較寬，為了有效利用信道，在信號傳輸出去之前，都要對信號進行頻譜壓縮，使其在消除碼間干擾和達到最佳檢測的前提下，大大提高頻譜利用率[1]。為此，在數(shù)字基帶傳輸系統(tǒng)中，壓縮基帶信號頻譜的主要方法就是采用基帶成型濾波器。而伴隨著超高速數(shù)字集成電路的發(fā)展，成型濾波器已經(jīng)由過去的基帶頻域模擬成型濾波器變成現(xiàn)在的基帶時域數(shù)字成型濾波器。與基帶模擬成型濾波器相比，基帶數(shù)字成型濾波器具有高精度、高可靠性和高靈活性等優(yōu)點；同時還便于大規(guī)模集成、易于實現(xiàn)線性相位等特點[2]。實現(xiàn)數(shù)字基帶成型的方法有很多，如抽頭延遲線模型（FIR）、格型濾波器及級聯(lián)型（IIR）等，文中采用基于FPGA的查表操作來實現(xiàn)數(shù)字基帶成型濾波器的功能，查表法是預先將信號所有可能的成型后的基帶波形的樣本值存儲起來，根據(jù)輸入數(shù)據(jù)序列，從存儲器中查找并輸出對應的波形，這種方法簡單、直觀、速度快。

1 基帶成型濾波器原理

由奈奎斯特第一準則可知：如果信號經(jīng)傳輸后整個波形發(fā)生了變化，但只要其特定點的抽樣值保持不變，那么用再次抽樣的方法，仍然可以準確無誤的恢復原始信碼[3]。為了說明基帶成型濾波器的基本原理，先將基帶傳輸系統(tǒng)的模型構建如圖1所示[4]。

圖1 基帶傳輸系統(tǒng)模型Fig．1 Baseband transmission system model

若要實現(xiàn)無碼間干擾的基帶傳輸，則該系統(tǒng)總的傳輸特性應該滿足下式[5]：

但該式所表達出來的特性是理想的，是無法實現(xiàn)的，而且即使獲得了相當逼近理想的特性，把理想的沖激響應h（t）作為傳輸波形仍然是不適宜的。這是因為，波形h（t）的“尾巴”衰減振蕩幅度較大，因此在得不到嚴格定時時，碼間干擾就可能達到很大的數(shù)值。

從實際的濾波器的實現(xiàn)和對定時的要求等方面考慮，采用具有升余弦頻譜特性的H（w）比較合適，其所對應的沖激響應 h（t）為下式[6]：

其中 α 為滾降系數(shù)，且 0≤α≤1，Ts為碼元周期。 h（t）的時域波形如圖2所示[7]。

圖2 沖激響應Fig．2 Impulse response

由圖2可以看出，升余弦信號在前后抽樣值處（間隔Ts）的串擾始終為零，滿足奈奎斯特第一準則，可以消除碼間干擾（ISI）。

設{x（t）}為成型濾波器的輸入碼元序列，可將其表示為：

其中 x（n）的取值為-1、+1。

當該輸入碼元序列經(jīng)過沖激響應為h（t）的成型濾波器時，所對應的輸出響應為下式[8]：

2 基帶成型濾波器的MATLAB設計

圖3 輸入100010時的輸出序列波形Fig．3 The output sequencewaveform when enter 100010

輸入碼元序列總共有n=2L=64種情況，則對應的基帶成型后的輸出序列波形所需要的采樣總點數(shù)為：L×n×32=12 288，若每個點采用8 bit的量化，則得到數(shù)據(jù)存儲量為12 k字節(jié)。

在實際的硬件電路實現(xiàn)過程中，讓輸入碼元序列串行移入移位寄存器，也就是說每次向移位寄存器中移入1個碼元，然后再通過查表操作得到該輸入碼元成型后的序列波形，所以直觀上來看，對于每種輸入序列所對應的192個輸出序列波形點，只需要取其最后32個點進行存儲即可，那么其總的數(shù)據(jù)存儲量只有2k字節(jié)。

由于輸入碼元所對應的成型后的序列波形走向會受到下一個輸入碼元的影響，也就是說在不知道下一個輸入碼元時，該輸入碼元成型后的序列波形就會存在兩種情況。假設移位寄存器中的初始狀態(tài)為“000000”，當輸入碼元“1”時，移位寄存器里面的狀態(tài)變?yōu)椤?00001”，則在不知道下一輸入碼元的情況下，該輸入碼元所對應的成型后的序列波形如圖4所示。

圖4 輸入碼元‘1’在不同的下一輸入碼元時所對應的成型后波形Fig．4 Moldingwaveform when entering code ‘1’ in different next input code

由上圖可知，對于輸入碼元“1”來說，當下一個碼元輸入為“0”時，其成型后的波形走向是趨于 0的，如圖4（a）所示；當下一個輸入碼元為“1”時，其成型后的波形走向趨于平坦，如圖 4（b）所示。

由于通過MATLAB仿真出來的192點輸出序列波形的后32個點的走向總是趨向于0的，考慮到前面所述情況，若將其存儲制作成表，則會得出錯誤的成型結果。因此，應該將每種輸出序列的第129點到160點（共32點）取出來，進行存儲制作成表，就可以解決前面所述的問題。

3 基帶成型濾波器的FPGA實現(xiàn)

由于FPGA器件具有速度快、密度高、功耗低、可配置性強等優(yōu)良特性，因此，在此設計中選用Xilinx公司的Spartan3 XC3S200 FPGA芯片來搭建硬件系統(tǒng)平臺，該芯片內(nèi)置了216 k的Block RAM，完全足夠存儲輸出數(shù)據(jù)。

將輸入信號以Ts為周期，按每次1 bit串行放入一個長度為6 bit的移位寄存器，然后以該6 bit的數(shù)據(jù)作為高位地址，后面再綴上5 bit的低位地址，當?shù)?位的地址從”00000”變化到”11111”時，就以查表尋址的方式在存儲器中找到了輸入信號在基帶成型濾波后的波形數(shù)值。查表尋址方式的原理框圖如圖5所示。

圖5 查表尋址方式原理框圖Fig．5 Look-up table addressing block diagram

但需要注意的是，由于在MATLAB程序中，對于每種輸出波形序列，只是將采樣得到的第129點到160點取出來進行存儲的，所以在t時刻所得到的基帶成型后的波形數(shù)值，所對應的信號應該是t-Ts時刻輸入的。

當串行輸入數(shù)據(jù)為 “0000 1010 0101 0111 0101 1110 0001”時，經(jīng)過查表尋址，用 MODELSIM6．0仿真出來的結果如圖6所示。

由圖6可以看出，在各個取樣點碼之間的串擾比較小，達到了基帶信號成型的目的。

圖6 仿真結果Fig．6 Simulation results

4 結束語

文中著重研究了現(xiàn)代通信系統(tǒng)中基帶成型濾波器的數(shù)字設計與實現(xiàn)方法，該方法基于FPGA的查表操作來實現(xiàn)，占用系統(tǒng)資源相對于傳統(tǒng)方法有很大的降低，并且試驗結果表明所設計實現(xiàn)的成型濾波器可以很好地完成通信系統(tǒng)中基帶信號的成型特性。

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