徐文杰，徐 靜

（1．浙江聯(lián)合應(yīng)用科學(xué)研究院，浙江 杭州 310015；2.浙江省特種設(shè)備檢驗(yàn)研究院，浙江 杭州 310020）

材料或結(jié)構(gòu)在受外力或內(nèi)力作用時(shí)，產(chǎn)生變形或斷裂，會(huì)以彈性波的形式，快速釋放出應(yīng)變能，這一現(xiàn)象成為聲發(fā)射。聲發(fā)射信號(hào)的產(chǎn)生，是瞬態(tài)的和隨機(jī)的，屬于非平穩(wěn)性信號(hào)。其帶寬容量大，在數(shù)赫茲到數(shù)十兆赫茲之間，而且呈多模態(tài)特征。聲發(fā)射技術(shù)，就是根據(jù)結(jié)構(gòu)內(nèi)部發(fā)出的彈性波，來(lái)判斷內(nèi)部損傷程度的一種新型動(dòng)態(tài)無(wú)損檢測(cè)方法，其工程應(yīng)用受噪聲影響很大，需要分析處理的信息量非常多。

1 聲發(fā)射信號(hào)的分析方法

目前，分析聲發(fā)射信號(hào)的方法有兩種：一種是波形分析，一種是參數(shù)分析。

波形分析，受到硬件和高級(jí)信號(hào)處理技術(shù)的限制，工程上應(yīng)用很少，大多應(yīng)用于實(shí)驗(yàn)室分析。

而參數(shù)分析，則是一般工程應(yīng)用普遍采用的方法。即把一列聲發(fā)射信號(hào)用數(shù)個(gè)特征參數(shù)加以表示，起到簡(jiǎn)化信號(hào)、提高處理效率的作用。

聲發(fā)射信號(hào)特征參數(shù)主要有：上升（前沿）時(shí)間、事件發(fā)生時(shí)間、事件或撞擊、（振鈴）計(jì)數(shù)、幅度、能量和持續(xù)時(shí)間等（見圖1）。

圖1 聲發(fā)射波形及參數(shù)示意圖

工程應(yīng)用中，一般是通過判斷是否采集到聲發(fā)射信號(hào)，來(lái)判斷活動(dòng)缺陷的有無(wú)，進(jìn)而通過對(duì)聲發(fā)射信號(hào)的不同參數(shù)進(jìn)行分析，來(lái)判斷缺陷的性質(zhì)和發(fā)展情況。

所以，采集到真正可靠的聲發(fā)射信號(hào)參數(shù)，對(duì)于分析材料或構(gòu)件在受力時(shí)內(nèi)部缺陷的產(chǎn)生和發(fā)展非常重要，關(guān)系到工程檢測(cè)的成敗。

2 FPGA的原理

FPGA（Field Programmable Gate Array——現(xiàn)場(chǎng)可編程門列陣）采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）這3個(gè)部分。

現(xiàn)場(chǎng)可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD－復(fù)雜可編程邏輯器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能，又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊。這些模塊間，利用金屬連線互相連接或連接到I/O模塊。

FPGA的邏輯，是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值，決定了邏輯單元的邏輯功能，以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程。

聲發(fā)射參數(shù)的提取，絕大部分是通過設(shè)計(jì)FPGA所獲得的聲發(fā)射參數(shù)提取電路來(lái)實(shí)現(xiàn)的，是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上，進(jìn)一步發(fā)展的產(chǎn)物。

實(shí)際上，F(xiàn)PGA與CPLD的功能，具有相似性，存在一定的繼承關(guān)系，都包括了一些相對(duì)大數(shù)量的可編輯邏輯單元，只是前者邏輯門的密度，比后者要多出10～100倍，能達(dá)到數(shù)萬(wàn)到數(shù)百萬(wàn)個(gè)邏輯單元。但在價(jià)格、邏輯單元規(guī)模和運(yùn)算速度上，就有所差異。

根據(jù)所選器件的型號(hào)和所需實(shí)現(xiàn)的功能，設(shè)計(jì)時(shí)充分發(fā)揮器件的特性，就能達(dá)到想要的結(jié)果。FPGA中的寄存器資源比較豐富，適合做同步時(shí)序電路較多的設(shè)計(jì)；而CPLD中的組合資源比較豐富，適合做組合邏輯電路較多的設(shè)計(jì)。

就聲發(fā)射參數(shù)而言，其產(chǎn)生時(shí)間短，一般在數(shù)納秒至十多納秒內(nèi)，就會(huì)產(chǎn)生多個(gè)不同的聲發(fā)射參數(shù)，而且要做到分別將這些參數(shù)及時(shí)存儲(chǔ)，同時(shí)需要考慮參數(shù)的時(shí)序關(guān)系。

時(shí)序問題處理不當(dāng)，會(huì)導(dǎo)致重要數(shù)據(jù)的遺失，甚至系統(tǒng)癱瘓，而無(wú)法存儲(chǔ)后續(xù)采集的數(shù)據(jù)。

因此，在聲發(fā)射參數(shù)采集時(shí)，選用功能相對(duì)強(qiáng)大的FPGA來(lái)設(shè)計(jì)參數(shù)提取電路，具有一定的優(yōu)勢(shì)。

3 FPGA的特點(diǎn)

目前，主流的FPGA仍是基于查找表技術(shù)的，整合了常用功能（如RAM、時(shí)鐘管理和DSP）的硬核（ASIC型）模塊，實(shí)際功能遠(yuǎn)遠(yuǎn)超出了先前版本。FPGA芯片一般由7個(gè)部分組成，即：可編程邏輯單元，可編程輸入輸出單元，完整的時(shí)鐘管理，豐富的布線資源，嵌入塊式RAM，內(nèi)嵌底層功能單元和內(nèi)嵌專用硬件模塊。

其主要特點(diǎn)有：

（1）規(guī)模不斷增加，所實(shí)現(xiàn)的功能不斷增強(qiáng)，更適于片上系統(tǒng)（SOC）的設(shè)計(jì)。

（2）開發(fā)投資小。FPGA設(shè)計(jì)靈活，開發(fā)周期短，可直接更改設(shè)計(jì)，開發(fā)風(fēng)險(xiǎn)小，開發(fā)費(fèi)用低。

（3）FPGA上寫入的程序可擦除，能實(shí)現(xiàn)反復(fù)編程，內(nèi)部有豐富的觸發(fā)器和I/O引腳。在不改變外圍電路的情況下，設(shè)計(jì)不同的片內(nèi)邏輯，就能實(shí)現(xiàn)不同的電路功能。

（4）保密性能好，系統(tǒng)安全性高，有利于保護(hù)開發(fā)者的知識(shí)產(chǎn)權(quán)。

（5）FPGA開發(fā)簡(jiǎn)單，智能化程度高，功能強(qiáng)，易于學(xué)習(xí)，可避免設(shè)計(jì)人員在開發(fā)工具上耗費(fèi)過多精力，而更能集中精力進(jìn)行電路設(shè)計(jì)，提高開發(fā)效率。

（6）FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。

4 FPGA解決方案的應(yīng)用

FPGA芯片的輸入信號(hào)為從AD轉(zhuǎn)換器獲得的采樣信號(hào)、復(fù)位信號(hào)及系統(tǒng)時(shí)鐘信號(hào)，而輸出即為要求的聲發(fā)射參數(shù)。原理如圖2。

圖2 FPGA聲發(fā)射參數(shù)提取示意圖

基于VHDL硬件描述語(yǔ)言的FPGA聲發(fā)射信號(hào)參數(shù)采集流程圖，如圖3。

圖3 FPGA聲發(fā)射信號(hào)參數(shù)采集流程圖

參數(shù)采集仿真時(shí)序圖，如圖4。

FPGA的16個(gè)I/O引腳的一個(gè)輸入值為圖4中AD轉(zhuǎn)換后的采樣值（sixteen），其為16位精度的二進(jìn)制數(shù)。

圖4 參數(shù)采集仿真時(shí)序圖

另外，輸入的信號(hào)還有系統(tǒng)復(fù)位信號(hào)rst（高電平有效）和系統(tǒng)時(shí)鐘上升沿觸發(fā)信號(hào)clkAD。接收到輸入信號(hào)后，F(xiàn)PGA隨后按照預(yù)置的滿足要求的算法，來(lái)實(shí)現(xiàn)聲發(fā)射參數(shù)的提取，輸出結(jié)果即為聲發(fā)射參數(shù)。有：事件發(fā)生時(shí)間（happentimeout）、事件持續(xù)時(shí)間（keep）、上升時(shí)間（uptime）、峰值大?。╰op），過門檻振鈴計(jì)數(shù)（ling），10 ms內(nèi)的事件發(fā)生總數(shù)（events），以及事件發(fā)生報(bào)警（led_ling）（高電平有效）。

以上英文注釋為輸入或輸出信號(hào)的代碼，仿真結(jié)果的參數(shù)列表，如圖5，得到6次事件。

圖4中（sixteen）為AD轉(zhuǎn)換后的采樣值，直接輸入至FPGA的16個(gè)I/O引腳上（采樣值是16位精度的二進(jìn)制數(shù)），另外，輸入的信號(hào)還有系統(tǒng)復(fù)位信號(hào)rst（高電平有效），以及系統(tǒng)時(shí)鐘輸入信號(hào)clkAD（上升沿觸發(fā)），其頻率數(shù)值可根據(jù)具體情況的需要，在源程序中進(jìn)行修改。然后按照滿足要求的算法，來(lái)實(shí)現(xiàn)聲發(fā)射參數(shù)的提取，輸出結(jié)果即為聲發(fā)射參數(shù)，有：事件發(fā)生時(shí)間（happentimeout）、事件持續(xù)時(shí)間（keep）、上升時(shí)間（uptime）、峰值大?。╰op），過門檻振鈴計(jì)數(shù)（ling），10 ms內(nèi)的事件發(fā)生總數(shù)（events）（在圖5中共有6次事件），以及事件發(fā)生報(bào)警（led_ling）（高電平有效）。以上英文注釋為輸入或輸出信號(hào)的代碼，仿真結(jié)果的參數(shù)列表，如圖5。

圖5 實(shí)驗(yàn)中采集的參數(shù)列表

5 結(jié)束語(yǔ)

FPGA具有可編程性和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)，其可實(shí)現(xiàn)在其外圍電路保持不變的情況下，通過更換EPROM芯片或植入新的硬件描述，就能實(shí)現(xiàn)新的功能，從而使得其應(yīng)用方便，且高效。從某種程度上來(lái)講，這是數(shù)字電路發(fā)展的方向。

用FPGA來(lái)提取聲發(fā)射參數(shù)，實(shí)現(xiàn)聲發(fā)射監(jiān)測(cè)系統(tǒng)的基本功能，程序代碼易于改變，為更復(fù)雜的參數(shù)的提取，創(chuàng)造了有利的開發(fā)環(huán)境和條件。參數(shù)采集模擬實(shí)驗(yàn)結(jié)果表明，該設(shè)計(jì)方法能夠保證采集到相對(duì)真實(shí)的聲發(fā)射信號(hào)特征參數(shù)。

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