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        信號(hào)到達(dá)檢測(cè)技術(shù)的FPGA設(shè)計(jì)實(shí)現(xiàn)

        2012-01-19 12:15:44
        電子科技 2012年8期
        關(guān)鍵詞:下變頻運(yùn)算卷積

        郭 永

        (廣州海格通信集團(tuán)股份有限公司超短波部,廣東廣州 510663)

        信號(hào)到達(dá)檢測(cè)技術(shù)的FPGA設(shè)計(jì)實(shí)現(xiàn)

        郭 永

        (廣州海格通信集團(tuán)股份有限公司超短波部,廣東廣州 510663)

        介紹了數(shù)字通信中的信號(hào)到達(dá)檢測(cè)技術(shù),已在Xilinx FPGA芯片上實(shí)現(xiàn),并且應(yīng)用于某高速數(shù)據(jù)傳輸系統(tǒng)。通過人為加入噪聲測(cè)試、實(shí)際應(yīng)用環(huán)境測(cè)試等不同手段測(cè)試表明,文中介紹的信號(hào)到達(dá)檢測(cè)模塊,能夠滿足系統(tǒng)的虛檢概率和漏檢概率指標(biāo)要求。

        信號(hào)檢測(cè);FPGA;數(shù)字通信

        信號(hào)到達(dá)檢測(cè)模塊是數(shù)字接收系統(tǒng)的重要組成部分,用于正確指示有用信號(hào)到達(dá),以保證系統(tǒng)在誤碼率較高的情況下有較高的正確接收概率,同時(shí)保證在噪聲環(huán)境下有較低的虛警概率。

        由于信號(hào)到達(dá)檢測(cè)模塊的運(yùn)算量大,實(shí)時(shí)性要求高,所以通常在FPGA(Field Programmable Gate Array)芯片上實(shí)現(xiàn),文中介紹了一種快速實(shí)現(xiàn)的方案,并且已經(jīng)在Xilinx FPGA平臺(tái)上驗(yàn)證

        1 原理介紹

        信號(hào)到達(dá)檢測(cè)通常通過檢測(cè)接收信號(hào)中包含的特殊信息來判斷,為便于接收方使用相關(guān)的方式處理接收到的信號(hào),發(fā)送方需要在真正有效的數(shù)據(jù)前添加特殊信息,設(shè)計(jì)中選用具有良好相關(guān)性的m序列作為PN碼,如圖1所示。

        圖1 數(shù)據(jù)幀結(jié)構(gòu)

        初始同步時(shí),發(fā)送端將PN序列放在有用數(shù)據(jù)之前,作為信號(hào)的同步頭;在接收端通過接收信號(hào)與已知PN序列進(jìn)行相關(guān)運(yùn)算,如果信號(hào)未到達(dá),則PN碼與噪聲序列進(jìn)行相關(guān),得到的相關(guān)值較小;信號(hào)序列到達(dá)時(shí),單徑條件下,只有準(zhǔn)確的接收位置,得到的相關(guān)值最大,而在多徑條件下,在準(zhǔn)確接收位置附近可達(dá)到最大的相關(guān)值,所以,可以通過設(shè)定一個(gè)閥值,初步判斷信號(hào)是否已經(jīng)達(dá)到。綜上所述,好的信號(hào)達(dá)到檢測(cè)算法,不僅在低信噪比條件下能準(zhǔn)確檢測(cè)出信號(hào),且須具有較強(qiáng)的抗捕獲能力,其關(guān)鍵點(diǎn)在于構(gòu)建一組特殊的性能優(yōu)良的PN碼偽隨機(jī)序列。

        具體的算法判斷標(biāo)準(zhǔn)主要體現(xiàn)在兩個(gè)指標(biāo)上,一是虛檢概率,即數(shù)據(jù)信息未到達(dá)卻被誤認(rèn)為已經(jīng)到達(dá)的概率;另一個(gè)是漏檢概率,即數(shù)據(jù)信息已經(jīng)到達(dá)卻誤判斷為未到達(dá)的概率。目標(biāo)是通過使用多種算法的結(jié)合,保證虛檢概率和漏檢概率都盡可能低,為后端的信號(hào)處理達(dá)到預(yù)期的目標(biāo)留出足夠的余量。一次檢測(cè)虛檢概率和漏檢概率分別設(shè)為pe和qe。假設(shè)一個(gè)檢測(cè)消耗時(shí)間 T,則平均虛警時(shí)間為T/pe,LT時(shí)間內(nèi)無虛警的概率為(1-pe)L;如果同步序列長為LT;則漏檢概率為,所以pe要盡量小,qe可以略大點(diǎn),通過多次檢測(cè),使得很小,在系統(tǒng)中,目標(biāo),則平均虛警時(shí)間為416 天;L=。假設(shè)檢測(cè)算法由M個(gè)獨(dú)立的算法組成,每個(gè)算法的虛警概率和漏檢概率分別為pi、qi,則

        本方案信號(hào)檢測(cè)算法由相關(guān)/延遲相關(guān)判決法和PN判決法兩個(gè)獨(dú)立的算法構(gòu)成,相關(guān)/延遲相關(guān)判決法是截取256個(gè)同步跳符號(hào)與后續(xù)256個(gè)同步跳符號(hào)進(jìn)行共軛相乘并累加后取模得出一個(gè)值;同時(shí)窗口2自身模的平方的累加,如果信號(hào)到達(dá),那么這兩個(gè)結(jié)果應(yīng)該基本相當(dāng)。否則,噪聲的能量與延遲相關(guān)值應(yīng)該相差較大;PN判決法是取后窗口2本地的PN序列做循環(huán)相關(guān)累加,相關(guān)峰值與相隔32點(diǎn)的相關(guān)峰值進(jìn)行對(duì)比,應(yīng)該結(jié)果足夠大。以上兩個(gè)條件均要同時(shí)滿足。對(duì)于第二門限的計(jì)算,可采用FFT與IFFT運(yùn)算技巧,利用頻域的乘法來取代時(shí)域卷積運(yùn)算,從而可以大大減少運(yùn)算量。

        2 程序結(jié)構(gòu)設(shè)計(jì)

        信號(hào)到達(dá)檢測(cè)模塊的輸入為收通路的下變頻數(shù)據(jù),由自相關(guān)運(yùn)算、互相關(guān)運(yùn)算、FFT運(yùn)算和相關(guān)判決4個(gè)模塊構(gòu)成,輸出信號(hào)到達(dá)檢測(cè)指示信號(hào),如圖2所示。

        圖2 信號(hào)到達(dá)檢測(cè)模塊結(jié)構(gòu)圖

        各個(gè)模塊功能如下:

        自相關(guān)模塊,用于計(jì)算當(dāng)前相關(guān)運(yùn)算窗口的自相關(guān)值。

        互相關(guān)模塊,用于計(jì)算當(dāng)前窗口與后續(xù)窗口之間的互相關(guān)值。

        FFT運(yùn)算模塊,用于進(jìn)行FFT運(yùn)算與IFFT運(yùn)算處理。

        相關(guān)判決模塊,根據(jù)自相關(guān)值,互相關(guān)值的運(yùn)算結(jié)果進(jìn)行判斷是否檢測(cè)到同步信號(hào)到達(dá),并且有虛警保護(hù)設(shè)計(jì)。

        3 實(shí)現(xiàn)方案

        設(shè)計(jì)選用 Xilinx公司的 Virtex6系列 FPGA XC6VLX130T,Virtex6系列是Xilinx公司2009年推出的高端器件,帶有豐富的邏輯資源,尤其有大量的乘法器和片內(nèi)存儲(chǔ)器,適用于復(fù)雜數(shù)字信號(hào)處理,資源如圖 3所示[1]。

        圖3 Virtex6系列器件資源圖

        設(shè)計(jì)采用碼長為255的PN碼,F(xiàn)PGA的外部時(shí)鐘為20 MHz,通過PLL進(jìn)行5倍頻變成100 MHz作為內(nèi)部工作時(shí)鐘,用于FPGA內(nèi)部的高速處理。

        為構(gòu)造兩個(gè)檢測(cè)運(yùn)算窗口,F(xiàn)PGA通過兩級(jí)FIFO進(jìn)行數(shù)據(jù)緩沖,如圖4所示。

        圖4 FIFO結(jié)構(gòu)示意圖

        下變頻數(shù)據(jù)經(jīng)過兩級(jí)FIFO緩沖之后,F(xiàn)IFO中存儲(chǔ)的數(shù)據(jù)就相當(dāng)于兩個(gè)運(yùn)算窗口;自相關(guān)運(yùn)算可以通過窗口2的數(shù)據(jù)進(jìn)行運(yùn)算完成;互相關(guān)運(yùn)算可以通過窗口1和窗口2的數(shù)據(jù)進(jìn)行運(yùn)算完成。

        相關(guān)運(yùn)算本質(zhì)上就是兩個(gè)信號(hào)的卷積運(yùn)算,其中自相關(guān)運(yùn)算是指接收信號(hào)和自身的卷積運(yùn)算,互相關(guān)運(yùn)算是指接收信號(hào)和本地已知信號(hào)的卷積運(yùn)算[2];根據(jù)傅里葉變換的原理,時(shí)域的卷積等價(jià)于頻域的相乘;以256長度的PN碼為例,時(shí)域的卷積需要作256次乘累加運(yùn)算,但如果變換到頻域,只需作2次傅里葉變換和1次乘法運(yùn)算,可以節(jié)省大量的處理時(shí)間和硬件乘法器資源;實(shí)際上,傅里葉變換可以通過FFT模塊快速實(shí)現(xiàn),所以設(shè)計(jì)中的相關(guān)運(yùn)算采用FFT運(yùn)算實(shí)現(xiàn)。

        4 程序設(shè)計(jì)仿真

        設(shè)計(jì)使用Verilog硬件描述語言進(jìn)行開發(fā),系統(tǒng)關(guān)鍵變量如下:

        clk100M:系統(tǒng)使用的全局時(shí)鐘,速率100 MHz;

        ddc_I:下變頻數(shù)據(jù)輸入的實(shí)部;

        ddc_Q:下變頻數(shù)據(jù)輸入的虛部;

        corr_self:自相關(guān)值計(jì)算輸出;

        corr_cross:互相關(guān)值計(jì)算輸出;

        pos_out:相關(guān)峰位置指示;

        sdf:信號(hào)到達(dá)檢測(cè)指示。

        FPGA設(shè)計(jì)可以通過仿真軟件進(jìn)行先期驗(yàn)證以提高開發(fā)效率,仿真通過后再下載到FPGA芯片上進(jìn)行驗(yàn)證。設(shè)計(jì)使用Mentor公司的Modelsim進(jìn)行仿真,程序的整體設(shè)計(jì)仿真結(jié)果如圖5所示。

        圖5 仿真結(jié)果圖

        下變頻數(shù)據(jù)由同步跳和數(shù)據(jù)跳構(gòu)成,可以看到,在接收到同步跳之后,sdf信號(hào)會(huì)出現(xiàn)高脈沖指示信號(hào),在其他位置并不會(huì)出現(xiàn)這個(gè)高脈沖指示信號(hào),同時(shí)還會(huì)給出相關(guān)峰出現(xiàn)的位置,從而達(dá)到信號(hào)到達(dá)檢測(cè)的目的。

        5 結(jié)束語

        介紹了數(shù)字通信中采用的信號(hào)到達(dá)檢測(cè)技術(shù)相關(guān)原理,并給出了在FPGA中實(shí)現(xiàn)的方案以及相關(guān)技巧。設(shè)計(jì)已經(jīng)在Xilinx FPGA芯片上實(shí)現(xiàn),并且應(yīng)用于某高速數(shù)據(jù)傳輸系統(tǒng)上。通過人為加入噪聲測(cè)試,實(shí)際應(yīng)用環(huán)境測(cè)試等不同手段測(cè)試表明:介紹的信號(hào)到達(dá)檢測(cè)模塊滿足系統(tǒng)的虛檢概率和漏檢概率指標(biāo)要求,在實(shí)際應(yīng)用中有一定的參考價(jià)值。

        [1]Motorola.Virtex -6 Family Overview,Xilinx DS150[M].USA:Xilinx,2009.

        [2]張玲玲,張怡,唐成凱.基于VHDL語言的擴(kuò)頻相關(guān)器設(shè)計(jì)與實(shí)現(xiàn)[J].航空計(jì)算技術(shù),2008,38(5):103 -106.

        [3]杜天艷,趙不賄.Petri網(wǎng)硬件實(shí)現(xiàn)簡化方法研究[J].計(jì)算機(jī)仿真,2004(1):73-75.

        [4]范海波.基于FPGA的線性卷積的實(shí)時(shí)實(shí)現(xiàn)[J].電子科技,2010,23(5):62 -66.

        [5]魏西峰.全國步數(shù)字頻率測(cè)量方法的研究[J].現(xiàn)代電子技術(shù),2005(12):109 -110,113.

        [6]雷能芳.基于DSP Builder數(shù)字信號(hào)處理器的FPGA設(shè)計(jì)[J].電子設(shè)計(jì)工程,2010(11):134 -136.

        [7]楊宏,李國輝,劉立新.基于FPGA的CORDIC算法的實(shí)現(xiàn)[J].西安郵電學(xué)院學(xué)報(bào),2008(1):81-83.

        Design of Signal Arrival Detection Based on FPGA

        GUO Yong
        (Department of Ultrashort Waves,Guangzhou Haige Communications Group Incorporated Company,Guangzhou 510663,China)

        The signal reaches the detection technology in digital communications.It has been implemented on a Xilinx FPGA chip and applied in a high-speed data transmission system.Different testing methods such as the artificial addition of noise and testing in practical applications show that the signal reaches the detection module and can fully meet the indicator of the virtual probability and missing probability.

        signal detection;FPGA;digital communicatications

        TN911.23

        A

        1007-7820(2012)08-041-03

        2012-02-20

        郭永(1979—),男,工程師。研究方向:高速數(shù)據(jù)傳輸。

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