李 靖，余昭杰，高 榕，王富昕 ，楊小天

（1.吉林大學 電子科學與工程學院 集成光電子學國家重點聯合實驗室吉林大學實驗區(qū)，吉林 長春130012；2.吉林大學 計算機科學與技術學院，吉林 長春 130012；3.吉林省建筑工程學院 吉林 長春 130118）

隨著集成電路和數字信號處理技術的快速發(fā)展，我們可以在數字域里實現比模擬域里更高精度，更快速度，更低價格的各種信號處理功能，因此，模數轉換器作為模擬系統(tǒng)和數字系統(tǒng)的接口就變得非常重要。而在各種類型的模數轉換器當中，逐次逼近型的模數轉換器（SAR ADC）因為其低功耗，中等精度和中高分辨率而得到了廣泛的應用[1]。而SAR ADC從輸入來分，可以分為單端輸入和雙端（全差分）輸入。雖然一個雙端SAR ADC電路架構可以獲得更好的共模抑制比和和較少的失真，而得到了廣泛的應用，但在現實生活中對單端的ADC仍有一定的需求，如光柵尺中絕對碼道信號的檢測。本文則是在一種常見單端SAR ADC電路架構的基礎上[2]，對D/A轉換器進行了改進，在不增加電容面積的情況下，減小了D/A轉換時電容和開關所消耗的能量，減小了電容陣列轉換的建立時間。

1 ADC整體電路設計

本文設計的單端SAR ADC的整體架構如圖1所示，主要包括以下4個部分：采樣保持電路（Sample and Hold）、比較器 （Comp）、10－bit 逐 次 逼 近 寄 存 器 及 控 制 電 路 （SAR LOGIC）、D/A 轉換電路（DAC）。

輸入電壓Vin通過采樣保持電路得到采樣電壓Vsh，Vsh與DAC的輸出Vdac通過比較器進行比較，比較結果傳遞給逐次逼近寄存器，逐次逼近寄存器一方面輸出比較結果，另一方面控制DAC的轉換開關，以便進行下一位的轉換。

1.1 SAR ADC的工作流程

SAR ADC的工作流程如圖2所示，它主要可以分為采樣、清零階段和比較階段。

第一步：采樣、清零階段。采樣保持電路中的開關Sa閉合，Vin=Vsh， 屬于跟隨階段；DAC 中的電容 C1p～C10P和 C1n～C10n的下級板全部接GND，開關EN閉合，Vdac接GND，DAC處于清零階段。

第二步：比較階段。采樣保持電路中的開關Sa斷開，Vsh為采樣得到的電壓；DAC中的電容C1p～C10p的下級板接Vref，其余開關不動，而開關EN斷開，此時DAC的輸出結果：

Vsh與Vdac進行比較，如果Vsh大于 Vdac，則比較器輸出為1，即D1=1，而逐次逼近寄存器根據比較結果，將電容C10n（MSB電容）的下級板偏轉到Vref；反之 D1=0，C10p的下級板偏轉到GND。其余電容保持不變。

圖1 本文設計的單端10-bit SAR ADC的整體架構Fig.1 The whole framework of the proposed single-ended 10-bit SAR ADC

圖2 本文所提出的SAR ADC的工作流程Fig.2 Flow chart of proposed SAR ADC

第j步：根據上一步比較的結果，得到DAC的輸出如下：

Vsh與Vdac進行比較，如果Vsh大于Vdac，則比較器輸出為1，即 Dj-1=1，而逐次逼近寄存器根據比較結果，將電容 C（11-j）n的下級板偏轉到 Vref；反之 Dj-1=0，C（11-j）p的下級板偏轉到 GND。其余電容保持不變。直至j=11，比較結束，進入下一個轉換周期。

1.2 DAC電路架構

本文采用的DAC架構如圖1所示，主要采用分割二進制電容加權結構[3]，由逐次逼近邏輯（SAR）產生的控制信號S0到S11來控制DAC的開關。其中：

傳統(tǒng)的電容陣列在轉換過程中效率很低。為了說明這一點，以一個傳統(tǒng)的2-bit電容陣列為例，如圖3所示，其中C2=2C1=2C0。清零階段，所有電容全部接GND，沒有能量消耗。當清零過后，進行第一位的比較時，MSB電容C2接Vref，而其他電容（C0和 C1）仍然接地，因此電容陣列的輸出 Vdac=1/2Vref，其中Vref是參考電壓，此時電容從參考電壓吸收C0Vr2ef的能量。在進行第二位的比較時，DAC進行兩種轉換：如果Vsh>Vdac，進行“up”轉換，即 C1接 Vref（C1起始接 GND），因此 Vdac=3/4 Vref，則需要從參考電壓吸收Eup=1/4C0Vr2ef的能量；相反地，如果 VshVdac，進行“up”轉換，即 C1n接 Vref（C1n起始接GND），需要從參考電壓吸收Eup=1/4C0Vr2ef的能量；相反的，如果 Vsh

圖3 傳統(tǒng)單端2-bit DAC電容陣列在一次轉換過可能出程中所有可能出現的情況Fig.3 All possible cases in one conversion cycle of a 2-bit conventional DAC capacitor array

圖4 改進的2-bit DAC電容陣列在一次轉換過程中所有現的情況Fig.4 All possible cases in one conversion cycle of a 2-bit proposed DAC capacitor array

從上述可以看出，傳統(tǒng)電容陣列在“up”轉換時消耗能量最少，而在“down”轉換時消耗能量最大，而分割電容陣列相對來說消耗的能量較少。通過仿真可以得知，本文所用的SAR ADC結構由于電容偏轉所消耗的平均能量比傳統(tǒng)的SAR ADC要節(jié)省30%左右。

對于高速應用的ADC來說，一個重要的技術指標就是DAC的建立時間。在“down”轉換過程中，傳統(tǒng)電容陣列中需要有兩個電容進行切換，而控制電容轉換的開關在轉換過程中的任何不匹配，無論是隨機的還是確定的，都可以引起電容陣列向錯誤的方向進行轉換，甚至引起前置放大器的過載。而分割電容陣列在每一位的比較過程中，只有一個電容變化時，對開關信號的歪斜有很好的抵制作用。圖5是通過仿真對兩個電容陣列的建立時間進行了對比。從仿真結果可以看出，當分割電容陣列和傳統(tǒng)陣列開關時間的寬度相同時，分割電容陣列的建立時間比傳統(tǒng)陣列的建立時間快了8%左右，而且電容值越大，建立時間縮小的越明顯。

圖5 本文提出的電容陣列和傳統(tǒng)電容陣列的建立時間Fig.5 Comparison of the settling time of the proposed and conventional capacitor arrays

圖6 本文設計比較器的整體架構Fig.6 The framework of the proposed comparator

1.3 比較器電路架構

文中采用的比較器結構簡化如圖6所示，它是由三級預放大和鎖存器組成，其中一、二級預放大器結構相同。比較器的失調電壓是影響比較器比較精度的一個重要參數，進而影響整個ADC的精度[4]，而失調電壓是經過放大器放大之后再存儲在電容上的，所以放大級的增益不能太大。過大的增益會使輸出飽和，這樣存儲在電容上的電壓就不能反映真實的失調電壓的值，所以三級預放大器每一極均有較小的增益，這樣做還可以獲得較大的帶寬，提高比較器整體的響應速度。但是比較器的增益過低，則會影響其精度，而鎖存器的使用則是為了提高比較器的增益，同時又降低其功耗[5]，進而提高比較器的有效精度[6]。

2 版圖設計與系統(tǒng)仿真

本設計基于Cadence Virtuoso版圖編輯工具對SAR ADC進行布局布線和版圖繪制。電容陣列采用MIM （metalinsulator－metal）電容，提高了工藝兼容性，減小了成本。在版圖布局方面，電容陣列采用對稱的布局方式進行布局[7]，有效地減小了電容匹配誤差。由于本文的逐次逼近寄存器及控制電路是采用verilog編碼，并通過Encounter工具生成的數字電路，因此本文將數字電路和模擬電路分開布局，并用電地環(huán)進行隔離，以防止相互干擾。電路版圖如圖7所示，芯片版圖面積約為800 μm×340 μm。最后利用Assura軟件從版圖生成了帶寄生參數的網表，并進行了后仿真，以驗證電容不匹配及寄生參數等對電路的精度、速度的影響[8]。在采樣速度為1－MS/s，信號頻率為50 kHz的情況下，后仿真的3種工藝角結果如表1所示。從表1中可以看出，ADC的有效位數為9.3 bit左右，基本達到預期目標，可以正常工作。

圖7 SAR ADC的整體版圖Fig.7 Layout of proposed SAR ADC

表1 后仿真結果Tab.1 Post-simulation results

3 結 論

文中設計了一種單端10－bit SAR ADC IP核，分析了整個系統(tǒng)的主框架和數模轉換電路（DAC）以及比較器。采用XFAB 0.35 μm CMOS 工藝，利用 Cadence Spectre軟件，對系統(tǒng)進行了仿真。仿真結果表明在電源電壓3.3 V，輸入電壓范圍0～1.5 V，采樣速率為1 MHz，輸入信號頻率50 kHz的情況下，測得有效位數ENOB為9.37 bit，SNR為58.69 dB，SFDR為 72.86 dB，THD為 67.51 dB，SNDR 為 58.16 dB，功耗僅為4 mW。滿足設計需求，可以應用于單端輸入信號電路中。

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[2]HONG Hao-chiao，Lee Guo-ming.A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC[J].IEEE Journal of Solid-State Circuits，2007，42（10）:2161-2168.

[3]Brian P.Ginsburg， Anantha P.Chandrakasan， Fellow.500-MS/s 5-bit ADC in 64-nm CMOS With Split Capacitor Array DAC[J].IEEE Journal of Solid-State Circuits，2007，42（4）:739-747.

[4]Fotouhi B，Hodges D A.High-resolution A/D conversion in MOS/LSI[J].IEEE Journal of Solid-State Circuits，1979，14（6）:920-926.

[5]Ahmad Shar.Design of high speed CMOS comparator[D].Link?pings:Electronics System at Link?pings Institute of Technology，2001.

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[8]SUN Lei，DAI Qin-yuan，Lee Chuang-chuan，et al.Analysis on capacitor mismatch and parasitic capacitors effect of improved segmented-capacitor array in SAR ADC[J].2009 Third International Symposium on Intelligent Information Technology Application，2009，2:280-283.