宣二勇，常立新，王俊芳

(1.中國(guó)電子科技集團(tuán)公司第五十四研究所，河北石家莊050081;2.總參信息化部駐石家莊地區(qū)軍代室，河北石家莊050081)

0 引言

當(dāng)前以太網(wǎng)和SDH系統(tǒng)分別是IP業(yè)務(wù)和時(shí)分復(fù)用(TDM)業(yè)務(wù)的主要承載網(wǎng)絡(luò)，如何實(shí)現(xiàn)SDH上的IP業(yè)務(wù)傳輸一直是業(yè)界研究的熱點(diǎn)之一。EOS［1］(Ethernet over SDH)是當(dāng)前一種較現(xiàn)實(shí)和較高效的解決方案，然而用SDH傳送以太網(wǎng)業(yè)務(wù)存在的一個(gè)主要問(wèn)題是SDH的虛容器速率與以太網(wǎng)速率不匹配造成的帶寬浪費(fèi)，為此ITU提出的虛級(jí)聯(lián)技術(shù)［2］很好地解決了這一問(wèn)題，即把一路高速數(shù)據(jù)適配到N路互相獨(dú)立的低速信道中傳輸，提供相當(dāng)于多路低速信道容量之和的傳輸帶寬。當(dāng)?shù)退賯鬏斝诺罏镋1時(shí)，便為E1虛級(jí)聯(lián)，也稱作E1反向復(fù)用技術(shù)。

E1/LAN反向復(fù)用技術(shù)是將一路高速以太網(wǎng)數(shù)據(jù)流捆綁到多路低速E1鏈路上進(jìn)行傳輸工程應(yīng)用技術(shù)，該技術(shù)在現(xiàn)有SDH傳輸設(shè)備的基礎(chǔ)上，充分利用E1鏈路資源，為多個(gè)局域網(wǎng)通過(guò)SDH網(wǎng)絡(luò)實(shí)現(xiàn)互聯(lián)提供了一種簡(jiǎn)單經(jīng)濟(jì)的解決方案。

1 總體設(shè)計(jì)

E1/LAN反向復(fù)用技術(shù)的系統(tǒng)設(shè)計(jì)框圖如圖1所示。虛線框表示FPGA芯片，主要由媒體訪問(wèn)控制(MAC)模塊、高級(jí)數(shù)據(jù)鏈路控制(HDLC)/鏈路訪問(wèn)規(guī)程(LAPS)［3］模塊、交錯(cuò)間插總線操作(IBO)模塊、E1模塊、SDRAM 控制器和 NiosⅡ處理器［4］構(gòu)成，主要完成介質(zhì)獨(dú)立接口(MII)與4路E1接口之間的數(shù)據(jù)轉(zhuǎn)換。由于以太網(wǎng)接口速率為10/100 Mbps，而 4路 E1鏈路的總帶寬僅為8.192 Mbps，為避免以太網(wǎng)數(shù)據(jù)分組突發(fā)時(shí)造成的數(shù)據(jù)丟失，采用外接SDRAM存儲(chǔ)器緩存突發(fā)的數(shù)據(jù)分組。NiosⅡ處理器是片上可編程系統(tǒng)(SOPC)的核心，通過(guò)Avalon總線與各模塊相連，結(jié)合片內(nèi)定制的通用異步收發(fā)(UART)模塊可以實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的控制與維護(hù)。

圖1 系統(tǒng)總體設(shè)計(jì)

1.1 MAC模塊

MAC模塊完成以太網(wǎng)側(cè)MAC幀的收發(fā)，支持10/100 Mbps全雙工操作。在接收方向，從MII接口接收MAC幀，進(jìn)行前導(dǎo)碼和幀起始定界符檢測(cè)和循環(huán)冗余校驗(yàn)(CRC)，若校驗(yàn)結(jié)果正確，將數(shù)據(jù)分組通過(guò)SDRAM控制器寫入SDRAM，否則丟棄該MAC幀;在發(fā)送方向，從HDLC/LAPS模塊接收數(shù)據(jù)分組，添加CRC字段和前導(dǎo)碼，封裝成MAC幀后通過(guò)MII接口送往接口電路。NiosⅡ處理器通過(guò)寫控制寄存器的相應(yīng)比特位，可以設(shè)置MAC模塊的端口速率、允許接收的最大幀長(zhǎng)度、是否去除CRC字段和接口環(huán)回等;通過(guò)讀取狀態(tài)寄存器的相應(yīng)比特位可以獲得該模塊的當(dāng)前狀態(tài)。

1.2 HDLC/LAPS模塊

HDLC/LAPS模塊將MAC幀封裝為HDLC幀或LAPS幀，采用字節(jié)操作模式，主要完成HDLC成幀/解幀、標(biāo)志生成/檢測(cè)、語(yǔ)義轉(zhuǎn)換操作、幀校驗(yàn)(FCS)和異常幀檢測(cè)等操作。在發(fā)送方向，從SDARAM中讀取數(shù)據(jù)分組，首先進(jìn)行語(yǔ)義轉(zhuǎn)換操作，然后封裝為HDLC幀或LAPS幀送往IBO模塊;在接收方向，從IBO模塊接收到的數(shù)據(jù)流中檢測(cè)HDLC/LAPS幀起始標(biāo)志，一旦檢測(cè)到幀起始標(biāo)志后，進(jìn)行幀校驗(yàn)，去除幀頭、幀尾字段和異常幀檢測(cè)等操作，最后完成語(yǔ)義轉(zhuǎn)換后將恢復(fù)的數(shù)據(jù)分組送往MAC模塊。NiosⅡ處理器通過(guò)寫控制寄存器的相應(yīng)比特位，可以設(shè)置幀類型(HDLC幀或LAPS幀)、HDLC幀格式(標(biāo)準(zhǔn)HDLC幀或簡(jiǎn)易HDLC幀)、循環(huán)冗余校驗(yàn)?zāi)Ｊ?CRC-32、CRC-16或no-CRC)、比特收發(fā)順序(大端模式或小端模式)、擾碼與解擾、最大幀長(zhǎng)度和接口環(huán)回等參數(shù)。

1.3 IBO模塊

IBO模塊主要完成鏈路層協(xié)議握手、復(fù)分接、鏈路差分時(shí)延補(bǔ)償和序號(hào)產(chǎn)生/檢測(cè)等操作，是整個(gè)實(shí)現(xiàn)的重點(diǎn)和難點(diǎn)。

系統(tǒng)上電初始化完成后進(jìn)入握手階段，兩端節(jié)點(diǎn)間進(jìn)行鏈路層協(xié)議的握手，握手操作在每路E1鏈路上單獨(dú)進(jìn)行，握手流程如圖2所示。

圖2 握手操作流程

A端首先發(fā)送握手起始命令，接著發(fā)送3個(gè)連續(xù)序號(hào)的序號(hào)命令，然后發(fā)送空操作命令;B端接收到握手起始命令后，立即發(fā)送握手起始命令，接著發(fā)送3個(gè)連續(xù)序號(hào)的序號(hào)命令和空操作命令。對(duì)于A端或B端來(lái)說(shuō)，若接收到對(duì)端發(fā)送過(guò)來(lái)的握手起始命令和3個(gè)序號(hào)連續(xù)的序號(hào)命令，則認(rèn)為本地同步，并向?qū)Χ税l(fā)送本地同步命令。當(dāng)接收端接收到對(duì)端發(fā)送的同步命令后，則認(rèn)為對(duì)端同步;當(dāng)本地和對(duì)端均同步后，握手成功，進(jìn)入數(shù)據(jù)收發(fā)階段。各命令格式如表1所示。

表1 握手命令

進(jìn)入數(shù)據(jù)收發(fā)階段后，在發(fā)送方向，將HDLC/LAPS幀以字節(jié)交錯(cuò)間插的方式分接到握手成功的鏈路上傳輸，握手未成功的鏈路發(fā)送固定字節(jié)FFh。各鏈路帶寬為2.048 Mbps，數(shù)據(jù)幀格式為每幀32個(gè)時(shí)隙，其中第1時(shí)隙固定為FFh，第2時(shí)隙在握手階段傳輸握手命令，數(shù)據(jù)階段傳輸幀序號(hào)，其余時(shí)隙傳輸數(shù)據(jù)字節(jié)。系統(tǒng)總的有效帶寬D為:

在接收方向，首先進(jìn)行E1幀對(duì)齊，序號(hào)檢測(cè)和糾錯(cuò)，然后將相同序號(hào)的四路2.048 Mbps TDM數(shù)據(jù)流以字節(jié)交錯(cuò)間插的方式復(fù)接成一路8.192 Mbps數(shù)據(jù)流，送往HDLC/LAPS模塊。

1.4 E1模塊

E1模塊主要完成廣域網(wǎng)側(cè)4路E1數(shù)據(jù)流的收發(fā)，由E1成/解幀模塊、幀同步檢測(cè)模塊、時(shí)鐘提取模塊和HDB3編解碼模塊構(gòu)成。在發(fā)送方向，將IBO模塊送來(lái)的2.048 Mbps數(shù)據(jù)流，封裝為E1幀后經(jīng)HDB3編碼后送往E1接口電路;在接收方向，首先從接收的HDB3碼中提取出2.048 MHz時(shí)鐘信號(hào)，然后進(jìn)行HDB3解碼和E1解幀后，送往IBO模塊。

1.5 NiosⅡ處理器

NiosⅡ是Altera公司針對(duì)SOPC解決方案在其FPGA中集成的軟核處理器。為了降低設(shè)計(jì)成本和設(shè)備體積，在FPGA內(nèi)構(gòu)建了簡(jiǎn)單的SOPC系統(tǒng)代替外部處理器，實(shí)現(xiàn)對(duì)設(shè)備的控制與維護(hù)。

NiosⅡ處理器通過(guò)Avalon總線與各模塊相連，完成的工作包括:①上電時(shí)對(duì)系統(tǒng)各模塊進(jìn)行初始化操作;② 利用片內(nèi)定制的UART模塊，完成對(duì)各模塊的參數(shù)設(shè)置與狀態(tài)查詢。

2 關(guān)鍵技術(shù)

2.1 差分時(shí)延補(bǔ)償

E1/LAN反向復(fù)用技術(shù)將一路以太網(wǎng)數(shù)據(jù)反向復(fù)用到多路E1鏈路上進(jìn)行傳輸。由于各E1數(shù)據(jù)流經(jīng)過(guò)的路徑不同，同一數(shù)據(jù)分組的各個(gè)分片到達(dá)接收端的時(shí)間也不同，因此接收端在將各E1鏈路接收的數(shù)據(jù)流恢復(fù)為HDLC/LAPS幀之前，必須對(duì)各分片進(jìn)行時(shí)延補(bǔ)償。具體實(shí)現(xiàn)原理如下:

①將各鏈路接收到的E1數(shù)據(jù)幀寫入到先入先出隊(duì)列(FIFO)中，然后采用同一時(shí)鐘將數(shù)據(jù)讀出，實(shí)現(xiàn)各鏈路E1幀頭對(duì)齊。

②當(dāng)某一鏈路接收到握手起始命令后，啟動(dòng)本鏈路定時(shí)器和全局定時(shí)器。每接收到一個(gè)E1數(shù)據(jù)幀，定時(shí)器加1，同時(shí)將后續(xù)接收到的E1數(shù)據(jù)幀寫入本鏈路的片內(nèi)緩沖區(qū)中進(jìn)行緩存。

③握手成功后，首先復(fù)位各緩沖區(qū)的讀寫指針，然后利用各鏈路定時(shí)器的當(dāng)前值和全局定時(shí)器的當(dāng)前值調(diào)整各緩沖區(qū)的讀指針。

通過(guò)上述指針調(diào)整后，同一時(shí)間從各鏈路緩沖區(qū)中讀取的E1數(shù)據(jù)幀將保持序號(hào)相同，由此實(shí)現(xiàn)了各鏈路的差分時(shí)延補(bǔ)償。容許的差分時(shí)延大小由片內(nèi)緩沖區(qū)的容量決定，緩存區(qū)容量R(kbit)與容許的差分時(shí)延T(ms)之間的關(guān)系為:

在本設(shè)計(jì)中使用了256 kbit的片內(nèi)緩存區(qū)容量，因此容許的各鏈路的最大差分時(shí)延為16 ms。

2.2 鏈路動(dòng)態(tài)調(diào)整

在數(shù)據(jù)傳輸階段，當(dāng)某些鏈路發(fā)生故障或從故障中恢復(fù)時(shí)，系統(tǒng)應(yīng)能夠自動(dòng)將數(shù)據(jù)切換到有效鏈路上傳輸，保證鏈路帶寬的最佳利用，這稱為鏈路動(dòng)態(tài)調(diào)整特性。鏈路動(dòng)態(tài)調(diào)整的原理為:由于傳輸鏈路狀態(tài)發(fā)生變化，將導(dǎo)致E1模塊中的E1幀同步狀態(tài)發(fā)生變化，因此當(dāng)可用的E1鏈路數(shù)與當(dāng)前正在使用的鏈路數(shù)不同時(shí)，重新發(fā)起鏈路握手操作，由此實(shí)現(xiàn)鏈路的動(dòng)態(tài)調(diào)整。

鏈路動(dòng)態(tài)調(diào)整帶來(lái)的一個(gè)問(wèn)題是當(dāng)傳輸鏈路頻繁在故障和正常之間切換時(shí)，將導(dǎo)致握手操作的頻繁進(jìn)行，從而影響數(shù)據(jù)的正常傳輸。為降低握手操作對(duì)鏈路狀態(tài)變化的敏感度，在具體實(shí)現(xiàn)時(shí)通過(guò)增加一個(gè)計(jì)時(shí)器來(lái)控制有限狀態(tài)機(jī)的狀態(tài)切換，即當(dāng)E1幀同步狀態(tài)發(fā)生變化時(shí)，啟動(dòng)計(jì)時(shí)器進(jìn)行計(jì)時(shí)，若計(jì)時(shí)器滿時(shí)E1幀同步狀態(tài)未發(fā)生變化，則控制狀態(tài)機(jī)進(jìn)入握手狀態(tài)，若在計(jì)時(shí)器未計(jì)滿前E1幀同步狀態(tài)再次發(fā)生變化，則重新啟動(dòng)計(jì)時(shí)器，不進(jìn)行握手操作。

3 解決的問(wèn)題

針對(duì)工程需求，在CycloneⅡ FPGA上完成了E1/LAN反向復(fù)用技術(shù)的硬件實(shí)現(xiàn)。相對(duì)于采用專用集成電路和微處理器實(shí)現(xiàn)的設(shè)計(jì)［5，6］，該實(shí)現(xiàn)方法解決了如下問(wèn)題:

①由于該設(shè)計(jì)中的所有功能模塊均在FPGA中利用邏輯資源實(shí)現(xiàn)，因此大大減小了設(shè)備體積，降低了設(shè)備功耗，提高了設(shè)備可靠性;

②通過(guò)改變相應(yīng)模塊的邏輯，可以實(shí)現(xiàn)將一路以太網(wǎng)數(shù)據(jù)反向復(fù)用到更多的E1鏈路上，靈活性好，可擴(kuò)展性強(qiáng);

③利用差分時(shí)延補(bǔ)償技術(shù)，各鏈路容許的差分時(shí)延達(dá)16 ms，通過(guò)增加片內(nèi)緩沖區(qū)的大小，可以進(jìn)一步提高該指標(biāo)。

④利用鏈路動(dòng)態(tài)調(diào)整技術(shù)，實(shí)現(xiàn)E1鏈路的動(dòng)態(tài)增加和刪除。另外可以根據(jù)應(yīng)用需求進(jìn)行靈活配置，強(qiáng)制使用部分E1鏈路作為傳輸鏈路，合理利用E1鏈路資源。

4 測(cè)試及結(jié)果分析

4.1 鏈路動(dòng)態(tài)調(diào)整測(cè)試

對(duì)實(shí)現(xiàn)的設(shè)備進(jìn)行了互通測(cè)試，2臺(tái)設(shè)備之間通過(guò)4路E1互連，設(shè)備的以太網(wǎng)口連接至計(jì)算機(jī)，2臺(tái)計(jì)算機(jī)進(jìn)行連續(xù)ping數(shù)據(jù)包操作，利用SignalTap邏輯分析儀對(duì)IBO模塊中的數(shù)據(jù)進(jìn)行采集。

當(dāng)斷開(kāi)任意E1鏈路時(shí)，2臺(tái)計(jì)算機(jī)之間ping操作在出現(xiàn)部分?jǐn)?shù)據(jù)包丟失后，能夠重新ping通，同時(shí)出現(xiàn)時(shí)延變大;當(dāng)恢復(fù)斷開(kāi)的E1鏈路后，2臺(tái)計(jì)算機(jī)之間仍能夠ping通，時(shí)延變小。

分別斷開(kāi)和恢復(fù)第4路 E1鏈路，通過(guò)SignalTap邏輯分析儀觀察IBO模塊中的數(shù)據(jù)收發(fā)情況?？梢园l(fā)現(xiàn)，斷開(kāi)第4路E1鏈路前，第4路發(fā)送的幀間填充符為7Eh，斷開(kāi)第4路E1鏈路后，第4路發(fā)送的字節(jié)為全FFh，在接收端可以看到有效數(shù)據(jù)被調(diào)整到前3路E1鏈路上傳輸。

通過(guò)以上測(cè)試可以發(fā)現(xiàn)當(dāng)業(yè)務(wù)兩端之間的E1鏈路狀態(tài)出現(xiàn)變化時(shí)，設(shè)備能夠自動(dòng)將業(yè)務(wù)承載到有效鏈路上傳輸，保證了兩端之間的業(yè)務(wù)互通，由此驗(yàn)證了該設(shè)計(jì)具有鏈路動(dòng)態(tài)調(diào)整的特征。

4.2 差分時(shí)延補(bǔ)償測(cè)試

通過(guò)在第1路E1模塊中增加緩沖模塊模擬該鏈路傳輸過(guò)程中產(chǎn)生的延時(shí)，測(cè)試對(duì)不同鏈路差分時(shí)延的支持。緩沖模塊中緩沖區(qū)大小設(shè)置為32 kbit，因此第1路E1鏈路相對(duì)于其他鏈路延時(shí)16 ms。2臺(tái)計(jì)算機(jī)之間進(jìn)行連續(xù)ping數(shù)據(jù)包操作，ping數(shù)據(jù)包長(zhǎng)度為32 byte。增加緩沖模塊前，ping數(shù)據(jù)包時(shí)延小于1 ms;當(dāng)增加緩沖模塊后，ping數(shù)據(jù)包時(shí)延變?yōu)?6 ms。由此可以說(shuō)明當(dāng)各鏈路的數(shù)據(jù)到達(dá)接收端的時(shí)延不同時(shí)，設(shè)備能夠自動(dòng)對(duì)各鏈路時(shí)延差進(jìn)行補(bǔ)償，即設(shè)備具有差分時(shí)延補(bǔ)償特征。

5 結(jié)束語(yǔ)

根據(jù)工程需求，使用VHDL語(yǔ)言完成了多路E1/LAN反向復(fù)用技術(shù)的FPGA實(shí)現(xiàn)，利用此技術(shù)設(shè)計(jì)完成的E1/LAN反向復(fù)用設(shè)備具有體積小、功耗低、可靠性高、靈活性好和可擴(kuò)展性強(qiáng)等特點(diǎn)。靈活鏈路動(dòng)態(tài)調(diào)整和時(shí)延補(bǔ)償技術(shù)，不僅滿足當(dāng)前工程的需求，在未來(lái)的其他應(yīng)用領(lǐng)域也可以根據(jù)傳輸鏈路的變化進(jìn)行靈活配置，具有較廣的應(yīng)用前景。

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