王立生

(成都天奧電子股份有限公司,成都611731)

1 引 言

目前,數(shù)字頻率合成器的基本設(shè)計方法主要分為兩大類,即基于鎖相環(huán)(PLL)的間接頻率合成和基于直接數(shù)字頻率合成器(DDS)的直接頻率合成。隨著電子技術(shù)的日益發(fā)展,具有高集成度的新器件不斷推出,使得基于PLL的頻率合成設(shè)計愈加簡便,有利于小型化通用化設(shè)計,其主要技術(shù)指標(biāo)優(yōu)良,已經(jīng)成為主流設(shè)計方法。但是,由于PLL自身的固有特性,作為一個相位負(fù)反饋系統(tǒng),本身是一個惰性環(huán)節(jié),其鎖定時間較長(通常是幾十微秒至幾百微秒),無法應(yīng)用于對跳頻時間要求高的場合。而DDS在頻率轉(zhuǎn)換時間上有明顯優(yōu)勢(納秒量級),且具有頻率分辨率極高的特點(diǎn),非常有利于實(shí)現(xiàn)細(xì)步進(jìn)捷變頻設(shè)計。但DDS也有明顯不足,輸出頻率較低、帶寬較窄、雜散較豐富是主要缺點(diǎn)[1]。

工程上需要一種工作在C頻段的頻率合成器,要求實(shí)現(xiàn)優(yōu)于3 μ s的捷變頻指標(biāo),PLL方案不能滿足跳頻時間要求,只能采用基于DDS的直接合成設(shè)計方法?？紤]到DDS受限于器件自身特性無法實(shí)現(xiàn)高頻率輸出,且?guī)捿^窄,因此設(shè)計思路的重點(diǎn)在于降低DDS輸出信號頻率,壓縮DDS輸出信號帶寬,通過精心規(guī)劃頻率關(guān)系,在充分發(fā)揮DDS跳頻時間上的優(yōu)勢的同時,實(shí)現(xiàn)低雜散指標(biāo)要求。

2 主要技術(shù)指標(biāo)和設(shè)計方法

頻率合成器主要技術(shù)指標(biāo)如下:工作頻段為C頻段,信號帶寬600 MHz,頻率步進(jìn)1MHz,跳頻時間優(yōu)于3 μ s,相位噪聲優(yōu)于-90 dBc/Hz@10 kHz,雜散抑制優(yōu)于60 dBc,諧波抑制優(yōu)于40 dBc,輸出功率優(yōu)于10 dBm。本頻率合成器的主要技術(shù)難點(diǎn)是要求優(yōu)于3 μ s的跳頻時間,PLL無法實(shí)現(xiàn),必須采用DDS直接合成方案?；贒DS實(shí)現(xiàn)的捷變頻頻率合成器設(shè)計方法有采用DDS直接倍頻后再混頻進(jìn)行頻譜搬移的方案[2],或采用DDS輸出信號作為參考源直接驅(qū)動PLL的鎖相倍頻方案[3]。前一方案的局限在于不能實(shí)現(xiàn)寬帶信號輸出,且倍頻次數(shù)高會惡化雜散指標(biāo);后一方案的不足之處在于其跳頻時間主要取決于PLL的鎖定時間,為數(shù)十微秒量級,不能滿足本項(xiàng)目指標(biāo)要求。本方案采用了新穎的頻率關(guān)系設(shè)計,選擇DDS+開關(guān)變頻+分段濾波+直接倍頻實(shí)現(xiàn),發(fā)揮了DDS捷變頻的特點(diǎn),在盡量避免惡化雜散的同時有效拓展了輸出信號帶寬。方案框圖如圖1所示。

圖1 頻率合成器方案框圖Fig.1 Block diagram of the frequency synthesizer

DDS用來產(chǎn)生具有一定帶寬、細(xì)步進(jìn)的低頻信號,通過微波混頻器與本振信號混頻,實(shí)現(xiàn)頻譜搬移,提高了輸出頻率;頻率合成器需要輸出信號帶寬600 MHz,通過采用直接二倍頻器、開關(guān)切換兩個混頻本振的方式,將DDS輸出信號Fdds帶寬壓縮為150 MHz,有效解決了DDS輸出信號帶寬較窄、難以在寬帶場合應(yīng)用的缺點(diǎn)。對由變頻器的非線性產(chǎn)生的無用邊帶信號、交調(diào)雜散成分以及本振信號泄漏,在混頻器輸出端采用分段開關(guān)濾波器組,將信號分為4段,每段信號帶寬75 MHz,分別進(jìn)行窄帶帶通濾波,大大降低了帶通濾波器的設(shè)計難度,使得對信號的濾波能夠?qū)崿F(xiàn),從而獲得良好的雜散抑制指標(biāo)。

混頻器本振信號采用兩個L頻段點(diǎn)頻源,通過開關(guān)切換輸出,DDS與本振LO1混頻選取上邊帶信號,與本振LO2混頻選取下邊帶信號,使得兩個本振信號位于所需信號帶外,混頻后經(jīng)過帶通濾波器組分為4段分別帶通濾波,其頻率關(guān)系如圖2所示。

圖2 頻率關(guān)系Fig.2 Relationship of frequency

對DDS器件的選擇,從提高頻率合成器的性能指標(biāo)考慮,應(yīng)選擇時鐘頻率高、DAC位數(shù)高、SFDR低的器件。經(jīng)過綜合考慮,選擇 ADI公司的AD9912,時鐘頻率1 000 MHz,內(nèi)部集成14位DAC,當(dāng)輸出201 MHz時窄帶SFDR高達(dá)-91 dBc(±250 kHz),寬帶 SFDR也有 -61 dBc(0～500MHz),采用高速SPI串口實(shí)現(xiàn)頻率控制。

作為DDS時鐘的1 000 MHz點(diǎn)頻源和2個L頻段點(diǎn)頻本振信號均由PLL實(shí)現(xiàn),外部輸入10MHz晶振信號作為PLL的參考,通過3個SPDT開關(guān)對2個混頻本振信號進(jìn)行切換?；祛l后的開關(guān)濾波器組由4個介質(zhì)帶通濾波器、2個SP4T開關(guān)和4個SPDT開關(guān)構(gòu)成,其中4個介質(zhì)帶通濾波器是關(guān)鍵器件,每個濾波器的1 dB帶寬為75 MHz,帶外抑制優(yōu)于70 dB。在每一個濾波支路中串入一個SPDT開關(guān)是為了進(jìn)一步提高路間隔離度,優(yōu)化雜散指標(biāo)。

接口控制電路采用高速FPGA器件,實(shí)現(xiàn)對DDS頻率設(shè)置、本振選擇開關(guān)和開關(guān)濾波器組狀態(tài)的控制。

3 主要指標(biāo)分析計算

3.1 跳頻時間分析計算

由于頻率合成器是基于DDS的直接頻率合成設(shè)計,無PLL惰性環(huán)節(jié),因此其頻率轉(zhuǎn)換時間取決于DDS的頻率轉(zhuǎn)換時間和開關(guān)通斷狀態(tài)切換時間。DDS的工作原理是在輸入?yún)⒖紩r鐘的控制下,相位累加器對頻率控制字進(jìn)行累加,得到的相位碼對波形儲存器尋址,輸出對應(yīng)的幅度碼,經(jīng)過D/A轉(zhuǎn)換器和低通濾波器得到所需模擬信號輸出。由上述DDS頻率產(chǎn)生過程可知,DDS的頻率轉(zhuǎn)換包括DDS頻率控制字的譯碼計算、DDS頻率控制字的SPI串口寫入和DDS自身頻率切換3個過程。FPGA控制開關(guān)切換過程可以與DDS的頻率控制并行進(jìn)行,根據(jù)所選開關(guān)資料,其最長開關(guān)切換時間為150 ns,遠(yuǎn)小于DDS的頻率轉(zhuǎn)換時間,因此頻率合成器的跳頻時間等于DDS的頻率轉(zhuǎn)換時間,如圖3所示。

圖3 頻率轉(zhuǎn)換時間示意圖Fig.3 Diagram of frequency switching time

外部輸入并口控制信號實(shí)現(xiàn)頻率控制,通過高速FPGA實(shí)現(xiàn)頻率控制字的譯碼,產(chǎn)生對應(yīng)的DDS串口控制字和開關(guān)控制電平。FPGA時鐘信號75 MHz,一個指令周期時間為13.3 ns。為最大限度縮短譯碼計算時間,DDS頻率控制字的譯碼計算由FPGA采用硬件乘法器實(shí)現(xiàn),每次計算需要20個指令周期,則DDS頻率控制字譯碼計算時間為267 ns。

AD9912的SPI串口最高時鐘頻率為50 MHz,控制產(chǎn)生一個頻率需要寫入64 bit數(shù)據(jù),選用SPI控制時鐘頻率37.5 MHz,則SPI串口送數(shù)時間為64/37.5=1.7 μ s。根據(jù)經(jīng)驗(yàn)數(shù)據(jù),AD9912的頻率切換時間小于100 ns。

因此,可以計算出DDS頻率轉(zhuǎn)換時間(即頻率合成器跳頻時間)為267 ns+1.7 μ s+100 ns=2.067 μ s。

3.2 雜散分析

本頻率合成器的雜散成分主要有以下來源:DDS產(chǎn)生的雜散、混頻器非線性引入的頻率交調(diào)產(chǎn)物、點(diǎn)頻PLL的鑒相頻率泄漏、倍頻器產(chǎn)生的雜散。

DDS的雜散主要來源于3個方面:相位截斷誤差、幅度量化誤差和DAC的非線性[4]。本方案中DDS選擇的是AD9912,具有優(yōu)良的雜散性能,當(dāng)時鐘信號為1 000MHz時在所需頻段內(nèi)近端雜散優(yōu)于-90 dBc,完全滿足要求,而DDS的寬帶雜散可以依靠開關(guān)濾波器組中的介質(zhì)帶通濾波器抑制。

DDS輸出信號與兩個本振混頻,除了得到所需頻率信號外,由于混頻器的強(qiáng)烈非線性作用,還產(chǎn)生了大量組合雜散信號。在方案設(shè)計上,對兩個混頻本振分別采用高、低本振方式,使得本振信號落在所需信號帶外,以便于濾波器濾除;對兩個混頻本振分別采用單刀單擲開關(guān)以提高本振之間的隔離度;對混頻后的寬帶射頻信號,采用開關(guān)切換分段濾波器組,各段均采用單刀單擲開關(guān)提高隔離度。

用諧波平衡法對混頻+開關(guān)濾波器組的輸出頻譜進(jìn)行仿真,如圖4所示。由仿真結(jié)果可以看出,采用分段濾波器組有效濾除了帶外組合交調(diào)成分,輸出信號雜散主要為混頻本振泄漏和無用邊帶頻率成分,其抑制指標(biāo)取決于各段窄帶帶通濾波器的指標(biāo)。從仿真結(jié)果看,開關(guān)濾波器后輸出信號雜波抑制優(yōu)于70 dB,由于后級二倍頻惡化6 dB,最終輸出信號雜波抑制約為64 dB。

圖4 混頻雜散仿真結(jié)果Fig.4 Simulation results of spur at mixer

頻率合成器中 3個點(diǎn)頻源鑒相頻率均為10 MHz,由于鑒相頻率較高,通過合理選擇環(huán)路帶寬,加強(qiáng)電源濾波隔離,能夠?qū)?0 MHz鑒相參考信號實(shí)現(xiàn)很好的抑制,可以達(dá)到約75 dB的抑制度,經(jīng)過后級二倍頻惡化6 dB,輸出信號對10MHz的鑒相雜散抑制約為69 dB。

二倍頻器采用無源器件,輸入基波激勵電平15 dBm,倍頻損耗約15 dB,對基波、三次諧波、四次諧波的隔離度為45 dB(相對于輸入電平),因此二倍頻輸出信號對基波、三次諧波、四次諧波抑制度為30 dB。在倍頻后采用帶通濾波器,可以實(shí)現(xiàn)65 dB的雜散抑制度。

4 測試結(jié)果

基于以上方案設(shè)計出的捷變頻頻率合成器,其外形尺寸為205 mm×80 mm×22 mm(內(nèi)部還包括了一個S頻段雙路輸出點(diǎn)頻源)。測試頻率合成器跳頻時間的方法如下:設(shè)置頻率合成器在兩個頻點(diǎn)間跳頻,與信號源輸出固定點(diǎn)頻信號下混頻,得到的L頻段的中頻跳頻信號送入高速示波器DPO7254。采用示波器抖動分析模塊,分析區(qū)域選擇垂直光標(biāo)范圍包含兩次跳頻周期,通過軟件進(jìn)行一次測量生成圖表,即可讀出跳頻時間約為2.2 μ s,測試結(jié)果見圖5。

圖5 跳頻時間測試結(jié)果Fig.5Measured result of frequency switching time

用Aglient公司頻譜儀E4440A,測試輸出信號雜散指標(biāo)為-63 dBc,相位噪聲-93 dBc/Hz@10 kHz,其余各項(xiàng)指標(biāo)均滿足設(shè)計要求。

5 結(jié)論

本文介紹了一種采用直接頻率合成方案設(shè)計的頻率合成器,針對捷變頻這一關(guān)鍵技術(shù)指標(biāo)提出了設(shè)計思路和實(shí)施方案,實(shí)測各項(xiàng)技術(shù)指標(biāo)滿足要求且與分析論證結(jié)果吻合,產(chǎn)品已經(jīng)應(yīng)用于某艦載電子設(shè)備中。本項(xiàng)目的成功研制,提供了一種同類型捷變頻頻綜器的設(shè)計方案,具有較高的應(yīng)用價值。今后的研究方向應(yīng)針對超寬帶應(yīng)用領(lǐng)域,進(jìn)一步提高頻率捷變時間和實(shí)現(xiàn)更低的雜散抑制指標(biāo)。

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