薛 明,焦光龍,陳小雷

(空軍工程大學導彈學院,陜西三原713800)

0 引言

現(xiàn)代雷達系統(tǒng)的日益復雜,使得在設計和調試雷達系統(tǒng)的過程中,不可避免地需要雷達的回波信號。當前雷達信號模擬技術逐步發(fā)展成熟,成為雷達技術的一個重要分支,雷達信號模擬器的研制更成為國內外研究領域的熱門方向[1,2]。雷達信標源是基于數(shù)字射頻存儲器(DRFM)的全硬件回波信號模擬系統(tǒng),是隨著DRFM技術的發(fā)展成熟而不斷發(fā)展起來的。DRFM技術能夠將接收到的雷達射頻信號相位(頻率)實時存儲起來,經過一段時間延遲與變換后,再向雷達發(fā)射回去,且能保證信號良好的相參性[3]。因此雷達信標源能通過建立雷達系統(tǒng)模型,靈活地產生蘊含多種雷達目標信息的回波信號,滿足雷達系統(tǒng)設計、開發(fā)和測試的需要。

中頻信號處理模塊是雷達信標源設計的核心,而中頻部分處理主要是對信號距離時延特性和速度多普勒特性的模擬。這里在對雷達信標源介紹的基礎上,提出了中頻信號處理模塊的總體方案,并采用FPGA器件對距離時延和多普勒移頻模塊進行了設計實現(xiàn),最后進行了仿真測試及結果分析。

1 雷達信標源

雷達信標源是以DRFM為核心部件的,基于DRFM的相參雷達信標源主要由接收變頻器、頻率合成器、多普勒頻率調制器和發(fā)射變頻器等設備組成。相參信標主要完成以下功能:①接收經過空間傳輸?shù)挠衫走_送出的脈沖連續(xù)波信號,并對接收到的信號進行轉發(fā)放大;②在對接收到的信號進行轉發(fā)放大時,根據(jù)要求加入多普勒頻率。雷達信標源的結構框圖如圖1所示,主要由收發(fā)單元、本振頻率源、上下變頻組件、數(shù)字射頻存儲器和電調衰減器等控制單元組成。在上下變頻組件部分,對天線接收的高頻信號進行限幅、衰減,與數(shù)控本振進行混頻,下變頻到中頻;中頻處理結束后,再上變頻到高頻并經由天線發(fā)射出去。中頻處理部分,對中頻模擬信號進行A/D采樣,存儲在存儲器中,進行距離延時控制,讀出存儲的數(shù)據(jù),緊接著對讀出的數(shù)字信號進行多普勒移頻調制,實現(xiàn)速度特性的模擬,然后濾波放大后輸出。

圖1 雷達信標源結構

2 中頻處理模塊的總體方案

中頻信號處理模塊用于對下變頻后的中頻信號進行相關處理,其核心模塊主要有距離時延模塊和多普勒移頻調制模塊。中頻信號的處理主要是由可編程邏輯器件FPGA進行設計實現(xiàn)的,中頻信號處理模塊設計實現(xiàn)的總體方案如圖 2所示。所用FPGA器件是Cyclone II系列的EP2C70F62C67。

圖2 中頻信號處理模塊總體方案

距離時延模塊采用FPGA內部集成的雙口RAM模塊進行實現(xiàn),該方法既充分利用了FPGA的靈活方便、可編程性強的特點,同時也利用了RAM模塊的功能實現(xiàn)方便、讀寫控制簡單等優(yōu)點。

多普勒頻移模塊設計采用了數(shù)字正交調制的單邊帶調制技術[4,5],調制信號采用DDS技術[6]實現(xiàn),且此DDS模塊以及單邊帶調制模塊均由FPGA器件來實現(xiàn)。在這里多普勒移頻模塊是利用基于DSP Builder工具進行開發(fā)設計的。

3 距離時延設計

采用FPGA的Quartus II 7.2開發(fā)軟件的原理圖法對距離時延模塊進行設計。采用雙口RAM進行時延模塊的設計時,模塊上電后就立即觸發(fā)寫使能信號進行信號的寫入存儲,當讀使能端的計數(shù)器計到所需延遲的值時,就會觸發(fā)讀使能信號為高電平,進行存儲信息的讀取。RAM的讀使能信號的控制原理為將需要延時的數(shù)值存入寄存器74273b中,設定的延時值與計數(shù)器的值在比較器中進行比較,當計數(shù)值大于等于延時值時,輸出高電平到讀使能端,進行存儲數(shù)據(jù)的讀取。

因此通過向FPGA中的延遲寄存器寫入相應的延時量,就可以產生不同的延遲時間,滿足了對不同目標距離的模擬。同時可以通過編程的方式來實時改變延時寄存器中的值,模擬出目標不同的距離變化,這樣就大大提高了延時控制的靈活性。時延模塊的硬件頂層設計電路實現(xiàn)如圖3所示。

圖3 時延模塊頂層設計電路實現(xiàn)

考慮到在設計實現(xiàn)與實際雷達信號進行對接測試是既不方便且不現(xiàn)實的,因此在仿真測試時,都采用了基于ROM模塊寫入的載波數(shù)據(jù)波形進行仿真測試。下面對設計的時延模塊進行仿真設計,輸入波形數(shù)據(jù)為ROM寫入的單周期為64個點的12 bit正弦連續(xù)波信號,仿真時間設為500 μ s,時鐘周期為10 ns,寫使能信號置為高電平,延時100個時鐘周期,可得其時序仿真波形如圖4所示。

圖4 時延模塊的仿真波形圖

4 多普勒移頻設計

DSP Builder是一個面向DSP開發(fā)的系統(tǒng)級(或算法級)設計工具,它架構在多個軟件工具之上,并把系統(tǒng)級(算法仿真建模)和RTL(硬件實現(xiàn))2個涉及領域的設計工具連接起來,都放在MATLAB/Simulink圖形設計平臺上,而將QuartusⅡ作為底層設計工具置于后臺,提供了 QuartusⅡ軟件和MATLAB/Simulink工具之間的接口,最大程度地發(fā)揮了各種工具的優(yōu)勢[7]。

多普勒移頻調制模塊就是基于DSP Builder進行設計開發(fā)的,調制信號采用了DDS技術來產生,并通過對DDS調制信號模塊頻率控制字的改變來進行多普勒頻移的變化,在這里測試信號也是通過DDS產生。DDS模塊如圖5所示,移頻調制模塊實現(xiàn)的DSP Builder模型如圖6所示,其中output輸出的是經多普勒移頻調制后的信號,output1輸出的是測試載波信號,用于與調制后的信號進行對比。

圖5 DDS模塊的DSP Builder模型

圖6 移頻調制模塊的DSP Builder模型

將綜合后生成的網表文件通過USB-Blaster下載電纜,以JTAG模式的方式下載到FPGA器件中,從而完成了器件的配置,然后進行硬件在回路仿真(hardware-in-the-loop,HIL)。HIL仿真在開發(fā)周期早期就將硬件與軟件合并起來進行測試,這樣可以及早地發(fā)現(xiàn)問題,從而降低了成本[8]。這里系統(tǒng)時鐘為10 ns,Simulink仿真采樣時間為1 μ s,中頻測試信號的頻率為100 kHz,調制信號頻率為50 kHz,相應的頻率控制字分別為2147484、4294968,仿真結束時間為0.2 ms。運用DSP Builder中的HIL模塊,測試結果在MATLAB/Simulink的示波器中觀察波形如圖7所示,結果達到了設計要求。

圖7 移頻調制模塊HIL仿真波形

5 結束語

采用FPGA器件設計實現(xiàn)了雷達信標源的中頻信號處理模塊,并進行了仿真測試與分析,結果表明了設計實現(xiàn)的中頻信號處理模塊功能良好,達到了預期的設計要求,可以滿足實際中的應用需求。此外,要想使雷達信標源獲得更廣泛的應用,中頻信號處理模塊一方面還需在模擬目標信號類型的多樣性、目標運動特性變化以及功能拓展應用上進行更深層次的研究與探索,另一方面還有待于高性能指標的DRFM器件的不斷發(fā)展與應用實現(xiàn),其中提高器件瞬時帶寬和量化精度是DRFM技術發(fā)展的2個重要方向。

[1]候建剛,王 越.一種基于TMS320C6416的實時雷達信號模擬器設計[J].火控雷達技術,2004(6):63-66.

[2]高梅國.雷達模擬器信號處理器[J].北京理工大學學報,1999(5):608-611.

[3]羅 進.基于DRFM的欺騙干擾與雷達目標模擬實現(xiàn)[J].電子工程師,2007(4):1-2,6.

[4]嚴家明,李 瑾,胡楚鋒.基于正交混頻的數(shù)字下變頻技術研究[J].計算機測量與控制,2009,17(1):200-202.

[5]崔麗珍,杜普選.基于正交性移頻信號技術方案的研究[J].微計算機信息,2008,24(7):234-235.

[6]張 濤,陳 亮.現(xiàn)代 DDS的研究進展與概述[J].電子科技,2008(3):73-77.

[7]盧 毅,賴 杰.基于Altera FPGA/CPLD的電子系統(tǒng)設計及工程實踐[M].北京:人民郵電出版社,2009.

[8]潘 松,黃繼業(yè),王國棟.現(xiàn)代DSP技術[M].西安:西安電子科技大學出版社,2003.