任駿原

（渤海大學(xué) 數(shù)理學(xué)院物理系，遼寧 錦州 121000）

Multisim仿真軟件是由加拿大InteractiveImageTechnologies公司開(kāi)發(fā)的一種基于SPICE工業(yè)標(biāo)準(zhǔn)的EDA軟件，它就像一個(gè)真正的實(shí)驗(yàn)工作臺(tái)，將電路原理圖的輸入、虛擬儀器的測(cè)試分析和結(jié)果的圖形顯示等集成到一個(gè)設(shè)計(jì)窗口[1－3]。

在用Multisim仿真軟件進(jìn)行計(jì)數(shù)器狀態(tài)變化過(guò)程波形仿真分析時(shí)，用虛擬儀器中的字組產(chǎn)生器做實(shí)驗(yàn)中的信號(hào)源產(chǎn)生所需的各種輸入信號(hào)，用四蹤示波器觀測(cè)輸入、輸出波形，可直觀描述計(jì)數(shù)器的工作特性，且解決了計(jì)數(shù)器工作波形無(wú)法用實(shí)際電子實(shí)驗(yàn)儀器進(jìn)行分析驗(yàn)證的問(wèn)題[1]。

1 74LS161的功能及異步置零法

74LS161是集成4位二進(jìn)制加法計(jì)數(shù)器[1－2]，功能表如表1所示。其中CLK為時(shí)鐘脈沖輸入端、ENP及ENT為計(jì)數(shù)控制端、～LOAD為預(yù)置數(shù)控制端、～CLR異步置零控制端、DCBA為預(yù)置數(shù)輸入端、QDQCQBQA為狀態(tài)輸出端、RCO為進(jìn)位輸出端，單片74LS161有從0000～1111共16個(gè)計(jì)數(shù)狀態(tài)。

利用74LS161的預(yù)置數(shù)控制端～LOAD或異步清零端～CLR在計(jì)數(shù)循環(huán)過(guò)程跳過(guò)2n～N個(gè)狀態(tài)，可構(gòu)成任意N（N＜2n）進(jìn)制計(jì)數(shù)器，基本方法有置零法和置數(shù)法[1－2]。

用異步置零法將74LS161構(gòu)成任意進(jìn)制計(jì)數(shù)器時(shí)，使用計(jì)數(shù)和異步清零功能：用計(jì)數(shù)功能完成0～過(guò)度狀態(tài)（最后一個(gè)有效狀態(tài) ＋1的狀態(tài)）的狀態(tài)轉(zhuǎn)換、將過(guò)渡狀態(tài)進(jìn)行譯碼產(chǎn)生～CLR=0的異步置零信號(hào)在過(guò)渡狀態(tài)異步清零。

過(guò)渡狀態(tài)持續(xù)時(shí)間極短，～CLR=0的異步置零信號(hào)形成并完成置零后立刻消失。

過(guò)渡狀態(tài)非完全譯碼時(shí)，僅由過(guò)渡狀態(tài)中為1的Q端狀態(tài)產(chǎn)生～CLR=0 信號(hào)，～CLR 的邏輯表達(dá)式為[1－2]：

即～CLR等于過(guò)渡狀態(tài)中值為1狀態(tài)變量的與非。

74LS161的其他控制端、輸入端的邏輯表達(dá)式為[1－2]：

表1 74LS161功能表Tab.1 Function table for 74LS161

2 異步置零法Multisim仿真方案設(shè)計(jì)

2.1 異步置零法的狀態(tài)圖及仿真方案設(shè)計(jì)要求

用Multisim10版本以構(gòu)成10進(jìn)制計(jì)數(shù)器為例，說(shuō)明Multisim仿真方案設(shè)計(jì)。

異步置零法10進(jìn)制計(jì)數(shù)器的狀態(tài)圖如圖1所示，其中0000～1001為正常計(jì)數(shù)的狀態(tài)，過(guò)渡態(tài)為QDQCQBQA=1001＋1=1010，1010過(guò)渡狀態(tài)形成～CLR=0信號(hào)完成置零后消失，作用10個(gè)時(shí)鐘脈沖完成一個(gè)計(jì)數(shù)周期的循環(huán)。

圖1 異步置零法的10進(jìn)制計(jì)數(shù)器狀態(tài)圖Fig.1 State diagram of decimal counter using asynchronous reset method

仿真方案設(shè)計(jì)的要求是以時(shí)序波形圖方式直觀顯示計(jì)數(shù)過(guò)程、過(guò)渡狀態(tài)形成～CLR=0信號(hào)的過(guò)程，從而便于直觀理解過(guò)渡狀態(tài)的作用及計(jì)數(shù)原理。

其中，持續(xù)時(shí)間極短的過(guò)渡狀態(tài)及～CLR=0信號(hào)的形成過(guò)程的波形顯示是用Multisim軟件仿真的技術(shù)關(guān)鍵，在實(shí)際硬件實(shí)驗(yàn)中是難以實(shí)現(xiàn)的，用Multisim軟件仿真亦需要對(duì)仿真方案進(jìn)行正確的設(shè)計(jì)。

2.2 Multisim仿真實(shí)驗(yàn)方法

構(gòu)建的仿真實(shí)驗(yàn)電路如圖2所示。

1）時(shí)鐘信號(hào)選擇

選擇Multisim中的字組產(chǎn)生器產(chǎn)生計(jì)數(shù)器的時(shí)鐘脈沖信號(hào)。

字組產(chǎn)生器輸出10進(jìn)制計(jì)數(shù)所需的10個(gè)時(shí)鐘脈沖信號(hào)，需在字組產(chǎn)生器的數(shù)據(jù)欄內(nèi)以16進(jìn)制（Hex）依次輸入 0、1、0、1、0、1、0、1、0、1、0、1、0、1、0、1、0、1、0、1、0 共 21 個(gè) 字 組數(shù)據(jù)，并對(duì)最后一個(gè)字?jǐn)?shù)據(jù)進(jìn)行末地址設(shè)置 （Set Final Position），完成所有字組信號(hào)的設(shè)置[3－4]。并設(shè)置頻率為fCLK=1 kHz（周期 TCLK=1 ms）。

仿真實(shí)驗(yàn)時(shí)，字信號(hào)發(fā)生器的輸出方式為全部（BURST）時(shí)剛好顯示一個(gè)計(jì)數(shù)周期的波形、字信號(hào)發(fā)生器的輸出方式為單步（STEP）時(shí)可逐個(gè)脈沖輸出便于觀察每個(gè)時(shí)鐘作用后計(jì)數(shù)器的狀態(tài)變化情況。

2）74LS161集成4位二進(jìn)制計(jì)數(shù)器觸發(fā)方式修正

Multisim10版本中，集成4位二進(jìn)制計(jì)數(shù)器74LS161的時(shí)鐘脈沖觸發(fā)方式有錯(cuò)誤，為CLK為下降沿觸發(fā)，附加反相器74LS04（圖2中U3A）修正為和實(shí)際器件一致的上升沿觸發(fā)方式。

3）顯示儀器選擇

圖2 異步置零法十進(jìn)制計(jì)數(shù)器仿真電路Fig.2 Simulation circuit of decimal counter using asynchronous reset method

實(shí)驗(yàn)表明，Multisim中的邏輯分析儀可以同步顯示多路數(shù)字信號(hào)的波形，但對(duì)持續(xù)時(shí)間較短的～CLR信號(hào)及過(guò)渡狀態(tài)卻顯示不出來(lái)。因此圖2中選用Multisim中的2個(gè)四蹤示波器同步顯示時(shí)鐘脈沖信號(hào)CLK、異步置零信號(hào)～CLR及狀態(tài)輸出信號(hào)QAQBQCQD，其中四蹤示波器XSC1同步顯示CLK及～CLR信號(hào)，四蹤示波器XSC2同步顯示QAQBQCQD信號(hào)，兩個(gè)示波器的面板以部分重疊方式顯示，如圖3所示，且兩個(gè)面板的Timebase區(qū)中的Scale、X position要設(shè)置一致，顯示一個(gè)計(jì)數(shù)循環(huán)周期的波形。

4）過(guò)渡態(tài)及～CLR異步置零信號(hào)的延時(shí)

圖2中U2A與非門74LS00用于在過(guò)渡態(tài)形成～CLR=0的異步置零信號(hào)，為能明顯觀察過(guò)渡態(tài)、～CLR信號(hào)的形成過(guò)程，需對(duì)與非門74LS00的上升延遲時(shí)間及下降延遲時(shí)間進(jìn)行增大設(shè)置，通過(guò)Edit Model設(shè)置成rise delay=0.05 ms，fall delay=0.05 ms，使74LS00的平均延遲時(shí)間tpd=0.05 ms，亦可大于或小于0.05 ms，以能明顯顯示過(guò)渡狀態(tài)及異步置零信號(hào)為原則，但不能大于時(shí)鐘信號(hào)的周期。

3 仿真結(jié)果分析

仿真顯示的時(shí)序波形圖如圖3所示。

圖3 仿真時(shí)序圖波形Fig.3 Timing diagram of simulation

圖3中，由上至下依次為時(shí)鐘脈沖信號(hào)CLK、異步置0信號(hào)～CLR、狀態(tài)輸出信號(hào)QA～QD的波形。

從左至右觀察圖3可看出：第1個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0001，～CLR=1；第2個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0010，～CLR=1；第3個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0011，～CLR=1；第4個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0100，～CLR=1；第5個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0101，～CLR=1；第6個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0110，～CLR=1；第7個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=0111，～CLR=1；第8個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=1000，～CLR=1；第9個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器的狀態(tài)為QDQCQBQA=1001，～CLR=1；第10個(gè)時(shí)鐘脈沖信號(hào)CLK上升沿到來(lái)后計(jì)數(shù)器進(jìn)入QDQCQBQA=1010的過(guò)渡狀態(tài)，使～CLR=0，持續(xù)暫短時(shí)間后計(jì)數(shù)器異步置零，使QDQCQBQA=0000。

經(jīng)過(guò)10個(gè)時(shí)鐘脈沖信號(hào)作用后完成一個(gè)計(jì)數(shù)周期的循環(huán)，仿真實(shí)驗(yàn)結(jié)果和圖1所示狀態(tài)圖的要求一致。

4 結(jié)束語(yǔ)

由于受實(shí)驗(yàn)儀器的限制無(wú)法對(duì)計(jì)數(shù)器工作波形進(jìn)行硬件實(shí)驗(yàn)驗(yàn)證，主要是，現(xiàn)有的信號(hào)發(fā)生器不能產(chǎn)生多路同步信號(hào)，現(xiàn)有的示波器多為雙蹤示波器無(wú)法同時(shí)觀測(cè)多路波形，用Multisim軟件仿真解決了這一問(wèn)題。

本文的仿真電路，用2個(gè)四蹤示波器以時(shí)序波形圖形式顯示計(jì)數(shù)器輸出狀態(tài)，可直觀顯示計(jì)數(shù)過(guò)程、過(guò)渡狀態(tài)形成～CLR=0信號(hào)的過(guò)程及狀態(tài)變化與時(shí)鐘脈沖信號(hào)邊沿的對(duì)應(yīng)關(guān)系。

所述方法具有實(shí)際應(yīng)用意義。

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