徐小明， 蔡燦輝

（國立華僑大學 信息科學與工程學院，福建 廈門 361021）

0 引言

軟件無線電系統(tǒng)[1]的基本思想是在一個標準的、通用的、模塊化的硬件平臺上，通過軟件來實現(xiàn)其各項功能，從面向用途和基于硬件的設計方法中解放出來。軟件無線電系統(tǒng)擬解決的關鍵問題是后端DSP器件的運算速度，因為經過模數(shù)（AD，Analog to Digital）轉換芯片高速采樣后的數(shù)據(jù)對于DSP器件的處理速度來說是個沉重的負擔。目前解決這一問題的通用方法是：高頻模擬信號先經過模擬下變頻到適當中頻，然后在中頻階段對其進行AD采樣以輸出高速的數(shù)字中頻信號，最后經過數(shù)字下變頻技術的抽取和低通濾波處理后，使其變?yōu)榈退俾实幕鶐盘栐偎徒o后端DSP器件進行實時處理。這一過程同時降低了前端AD芯片和后端DSP器件的性能要求。

DDC技術連接著前端AD芯片與后端DSP器件，起著橋梁的作用，其性能的優(yōu)劣會對整個軟件無線電系統(tǒng)的實用性、可靠性、穩(wěn)定性產生直接影響[2]。可以說， DDC是軟件無線電系統(tǒng)中必不可少的技術之一。

在利用具有功能強大的、靈活性高的、可重復編程等優(yōu)勢的FPGA芯片的基礎上，再參考一些專用的甚至已經商用化的DDC芯片，從而設計出合適的數(shù)字下變頻器，這成為如今采用FPGA+DSP模式來設計軟件無線電系統(tǒng)的一種主流思想[2]。

1 數(shù)字下變頻器的結構原理

現(xiàn)有的DDC系統(tǒng)的設計方案基本上采用的一種通用固定的結構[2-4]：即模擬輸入信號經過AD芯片高速采樣形成數(shù)字化的、高速率的數(shù)據(jù)，其在與NCO輸出的正余弦信號進行混頻后形成正交的I、Q2路。由于數(shù)據(jù)具有很高的速率，只有在通過了抽取濾波器使得其速率大大降低后，才便于送給后端DSP設備進行實時處理。例如對一個寬帶為5 MHZ的信號，以100 MHZ的速率進行采樣，即使每個采樣值運算100次，其運算量就達到10000 MIPS，這就要求DSP設備具有相當高的處理能力，就目前DSP設備的技術水平來說是不現(xiàn)實的。

在圖1所示的數(shù)字下變頻結構中，虛線框之外的各個模塊說明了上述過程。其中抽取濾波器的功能是對混頻后數(shù)據(jù)進行抽取降低數(shù)據(jù)速率以及濾除倍頻分量和干擾信號。它由CIC濾波器、HB濾波器和FIR濾波器進行級聯(lián)的方式來實現(xiàn)的。其中各方面都具有較好的性能積分梳狀濾波器和半帶濾波器實現(xiàn)了抽取降速的功能，而FIR濾波器則較好的完成整形濾波的功能。

文中通過對典型DDC系統(tǒng)結構進行深入分析，在此基礎上對各個模塊的實現(xiàn)提出了新的方法。圖1中，虛線框標明參數(shù)控制模塊是本文設計提出的新想法之一。該模塊使得NCO的輸出可以是不同的頻率、不同位寬的正余弦信號，而且該模塊還對CIC濾波器的階數(shù)、級數(shù)以及延遲等參數(shù)進行可編程控制。這恰恰體現(xiàn)了軟件無線電的基本思想。對于HB濾波器和FIR濾波器模塊，本文采用了Matlab的FDAtool工具箱，并配合Xilinx FPGA設計中的IP core生成工具來實現(xiàn)?？梢暬腇DAtool工具箱和這些經過嚴格測試和優(yōu)化過的IP core大大提高了設計的可靠性和可操作性。

圖l 數(shù)字下變頻結構

2 數(shù)字下變頻器的各模塊設計

2.1 NCO的FPGA設計

NCO的性能優(yōu)劣將直接決定著數(shù)字下變頻器的性能，NCO的用途是產生穩(wěn)定的、正交的、頻率可控的正余弦信號。NCO的實現(xiàn)方法通常有2種：坐標旋轉數(shù)字計算（CORDIC，Coordinated Rotation Digital Computer）算法和查表法，2種方法均有各自的優(yōu)缺點。本設計采用的是查表法，其基本原理：根據(jù)NCO的各個相位值事先計算好與其相對應的正余弦數(shù)據(jù)值，并將正余弦數(shù)據(jù)值存儲在只讀存儲器（ROM，Read Only Memory）中。系統(tǒng)工作中把相位作為地址索引信息來訪問ROM，從而輸出相對應的正余弦數(shù)據(jù)值[5]。

NCO的輸出頻率：上式中，fclk是系統(tǒng)基準時鐘，BΔθ是頻率控制字，N是相位累加器的數(shù)據(jù)位寬?？芍敵鲱l率與頻率控制字成正比，如果在已知fout的情況下，可計算出頻率控制字BΔθ。

該設計的NCO模塊是在Xilinx公司的ISE開發(fā)環(huán)境下采用Verilog硬件描述語言編寫[6-7]，經過ISE綜合后在Modelsim中對其進行仿真。得到如圖2所示的仿真結果：圖中系統(tǒng)時鐘fclk為100 MHz，其中參數(shù)控制模塊配置相位累加器的數(shù)據(jù)位寬N為30位，若頻率控制字BΔθ為0h2000000，由（1）式得出輸出頻率為系統(tǒng)時鐘的1/16（6.25 MHz）標準的正余弦信號。

圖2 NCO在Modelsim中的仿真結果

2.2 CIC濾波器的FPGA設計

CIC濾波器常常應用于高速抽取或內插系統(tǒng)中，其能對高速數(shù)據(jù)流進行任意抽取因子的抽取處理。不用進行乘法運算是CIC濾波器的最大優(yōu)點。高速數(shù)據(jù)流通過CIC濾波器抽取后降到較低速率的數(shù)據(jù)后，將便于后級的HB濾波器抽取和FIR濾波。因此CIC濾波器常處于多級抽取中第一級的位置。

單級的CIC濾波器的沖激響應如式（2）所示：

上式中，D為單級CIC濾波器的階數(shù)，有時也稱為抽取因子。且由Z變換的定義得出CIC濾波器沖激響應的Z變換為：

圖3 CIC濾波器的等效結構

從圖3中可以看出，H1(z)實際上就是一個累加器，也常被稱為積分器；H2(z)則稱為梳狀濾波器。由于單級CIC濾波器的旁瓣電平較大，阻帶衰減和過渡帶的綜合特性都不是很好。為降低旁瓣電平，可采用多級CIC濾波器級聯(lián)的方式來實現(xiàn)。但綜合考慮帶內平坦度等原因，實際中CIC濾波器的級數(shù)是有限的，不宜過大，一般為5級為限。

本設計中參數(shù)控制模塊配置產生一個5級8倍CIC濾波器，并采用Verilog語言對圖3所示積分部分和梳狀部分進行分模塊編寫。經過ISE綜合后并在Modelsim中仿真，得到如圖4所示的仿真結果：仿真過程中，輸入信號為混頻器的輸出信號，采樣速率設為100 MHz，從仿真波形可以看出：CIC濾波器對輸入數(shù)據(jù)每8個為一周期進行抽取，圖中還可知CIC濾波器在實現(xiàn)了抽取功能的同時，也使得采樣速率變?yōu)樵瓉淼?/8即12.5 MHz。

圖4 CIC濾波器在Modelsim中仿真結果

2.3 HB濾波器的FPGA設計

要用到第二級抽取的原因是綜合考慮到帶內平坦度和阻帶衰減度等因素使得第一級CIC抽取濾波器的級數(shù)和抽取因子不宜過大。

HB濾波器的帶內平坦度好，計算效率高，在高速率信號處理中發(fā)揮著重要的作用。在抽取因子等于2的冪次方的場合更是如魚得水。常將其作為第二級低通濾波和抽取。

單級的半帶濾波器的沖擊響應如式2-4所示：

由式（4）可以看出半帶濾波器的沖激響應h(n)具有偶對稱性質，即h(n)=h(-n)，長度N=2L+1，其偶數(shù)點（零點除外）均為零。所以HB濾波器只需一半的計算量就能達到變換數(shù)據(jù)采樣率的目的，特別適用于實時處理的場合。

半帶濾波器的頻率響應H(jω)有如下關系：

式中ωC為通帶截止頻率，ωA為阻帶起始頻率，δP為通帶波動，δS為阻帶波紋。HB濾波器的通帶寬度(ωC)和阻帶寬度(π-ωA)是相等的，且通帶和阻帶波紋也相同，如圖5所示。

圖5 半帶濾波器幅頻特性

在半帶濾波器的設計中采用的是結合Matlab的FDAtool工具箱和Xilinx FPGA設計中的IP core生成器[9]這兩個工具，然后在ISE中通過Verilog語言進行例化處理。其具體步驟為首先在FDAtool工具箱中設計好半帶濾波器參數(shù)，本次設計采用凱撒窗實現(xiàn)，其中通帶為6.25 MHz，采樣率為100 MHz。在FDAtool中設計完后，然后導出濾波器參數(shù)（后綴名為.coe）文件。最后在Xilinx FPGA設計中的濾波器IP core導入該系數(shù)文件并完成一些參數(shù)配置。其經過ISE的綜合后在Modelsim仿真的結果如圖6所示。

圖6 半帶濾波器仿真結果

圖6中的輸入信號是CIC濾波器的輸出數(shù)據(jù)，由圖可以看出HB濾波器不僅完成了輸入數(shù)據(jù)的2倍抽取，并使得輸出信號的采樣頻率變?yōu)檩斎氩蓸宇l率的一半。

2.4 FIR濾波器的FPGA設計

數(shù)字下變頻的最后一級是FIR濾波器，F(xiàn)IR濾波器不做抽取功能，只負責對信號進行整形濾波。FIR濾波器的設計目標是在滿足通帶波紋和過渡帶寬盡可能窄的同時使得阻帶衰減盡可能大，若FIR濾波器的階數(shù)越高，濾波器的通帶波紋、過渡帶帶寬、阻帶衰減等特性就越好。而經NCO混頻后的基帶信號由CIC濾波器和HB濾波器的抽取降速后輸入到FIR濾波器中。由于此時的數(shù)據(jù)速率相對較低，所以FIR濾波器在保證對數(shù)據(jù)進行實時處理的前提下，是可以適當提高FIR濾波器階數(shù)以滿足設計的性能要求。本文設計FIR濾波器采用的方法和設計HB濾波器的方法類似。也是通過采用窗函數(shù)思想，結合FDAtool工具箱和Xilinx FPGA設計的IP core生成器這2個工具來完成的，這里就不詳細介紹。

3 系統(tǒng)仿真

該系統(tǒng)實現(xiàn)的數(shù)字下變頻具體處理流程為：頻率為10 MHz的中頻信號由AD器件以頻率為100 MHz采樣時鐘實施采樣，然后把采樣后的數(shù)據(jù)送入到FPGA中：FPGA內部控制NCO的參數(shù)使其產生頻率為6.25 MHz的正余弦兩路信號與采樣數(shù)據(jù)進行的混頻?；祛l后得到3.75 MHz正交的I、Q2路第二中頻信號；信號通過8倍抽取的5級CIC濾波器得到12.5 MHz采樣率的信號；再通過一級半帶濾波器2倍抽取變?yōu)?.25 MHz采樣率的信號；最后經過FIR整形濾波后輸出低采樣速率的信號供后級的DSP進行處理。其仿真波形如圖7所示。

圖7 系統(tǒng)仿真

由圖7可以看出，高速率的信號再經過了CIC濾波器和HB濾波器之后，輸出信號變成了較低速率的信號，而FIR濾波器則對輸出信號進行了整形濾波。以上的仿真結果驗證了本文所設計的數(shù)字下變頻器在 功能上是滿足理論要求的，且符合了設計的最初設想。

4 結語

綜上所述, 數(shù)字下變頻技術是保證DSP設備實現(xiàn)實時處理的關鍵,文中所提出的這種通用的數(shù)字下變頻實現(xiàn)方案能行之有效的完成下變頻器的基本功能且在實現(xiàn)方法上具有較高的靈活性和可操作性。將其應用于軟件無線電系統(tǒng)中則免去了使用專業(yè)數(shù)字下變頻芯片的麻煩，即能有效的實現(xiàn)所期望的功能和價值。

[1]BURACCHINI E. The Software Radio Concept[J].IEEE Communications Magazine, 2000,38(09):138-143.

[2]陳卓. 基于FPGA的軟件無線電DDC設計[D]. 成都:成都理工大學,2008.

[3]嚴家明,李瑾,胡楚鋒. 基于正交混頻的數(shù)字下變頻技術研究[J].計算機測量與控制, 2009,17(01):200-202.

[4]屈有萍. 基于FPGA的數(shù)字下變頻研究實現(xiàn)[D]. 西安:西安電子科技大學,2007.

[5]趙宏峰. 中頻數(shù)字化接收機中的下變頻器研究[D]. 南京:東南大學,2006.

[6]田耘,徐文波,張延偉. 無線通信的FPGA設計[M].北京:電子工業(yè)出版社,2008:215-252.

[7]夏宇聞.Verilog HDL高級數(shù)字設計[M].北京:北京航空航天大學出版社,2008:130-210.

[8]石蔚,黃佩偉. CIC濾波器的FPGA實現(xiàn)[J]. 信息安全與通信保密,2005,6:28-30.

[9]Xilinx lnc. Xilinx V-4 user Guide[EB/OL].（2008-12-01）[2010-10-22]. http://www.xilinx.com.