鄒振杰,陳明輝,曲 明

(中國電子科技集團公司第五十四研究所,河北石家莊050081)

0 引言

隨著電子技術(shù)的發(fā)展,為了提高雷達(dá)的探測性能和抗干擾能力,現(xiàn)代雷達(dá)已經(jīng)廣泛采用了相參處理技術(shù)。對于這些雷達(dá),單純使用傳統(tǒng)的噪聲干擾已經(jīng)越來越受到限制,不僅干擾效果有限,而且由于所要求的干擾功率較大,自身的生存也受到威脅。為了對付相參雷達(dá),以DRFM為基礎(chǔ)的相參干擾技術(shù)得到了相應(yīng)的發(fā)展。

ADC作為DRFM重要組成模塊,對接收到的射頻信號進行采樣,采樣的結(jié)果會影響DRFM對信號的存儲、處理,為了提高ADC的精度和速度,針對ADC的2個主要的電路模塊相位均分器和比較器,提出了Gilbert型加法器電路結(jié)構(gòu)和高速比較器結(jié)構(gòu),分析了這2個結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)的區(qū)別以及它們的優(yōu)點,基于0.13 μ m CMOS工藝模型,對電路進行仿真,發(fā)現(xiàn)該方案改進切實有效。

1 數(shù)字射頻存儲器的量化方式

DRFM是一種用于實現(xiàn)射頻信號存儲及轉(zhuǎn)發(fā)功能的部件。工作時,DRFM對接收到的信號進行高速采樣、存儲,并可以加上調(diào)制處理后復(fù)制,實現(xiàn)對信號捕捉和保存的高速性。按照量化原理的不同,它主要分為幅度量化和相位量化2種體制。

幅度量化將整個模擬信號的輸入范圍劃分為2的n次冪等分,每一等分對應(yīng)于一個二進制碼,以3 bit為例,信號分為8個幅度區(qū)間,如圖1所示。

圖1 3 bit幅度量化ADC原理圖

相位量化將信號的2π相位區(qū)間劃分為2的m次冪個相位子區(qū)間,每個相位子區(qū)間用m bit的相位碼表征,對于3 bit相位量化,如圖2所示,每個相位區(qū)間的間隔為45°,將輸入信號相位均分為0°,45°,90°,135°,180°,225°,270°,315°等 8 個區(qū)間,其中0°和180°,45°和 225°,90°和 270°,135°和 315°是 4 對差分信號,然后將4對差分信號送入4個比較器,變成相差依次為45°的4個方波。最后由這4個方波進行編碼(溫度碼),分別表示各個相位區(qū)間。對于4 bit相位量化,每個相位區(qū)間的間隔為22.5°,將輸入信號的相位均分成16等份,得到8對差分信號后送入8個比較器,之后輸出8 bit的溫度碼。

圖2 3 bit相位量化ADC原理圖

幅度量化保存了信號的幅、相信息,使重構(gòu)信號有高的保真度,而相位量化僅保存信號的相位(頻率)信息,但是,由于DRFM主要應(yīng)用于對脈沖多普勒和脈沖壓縮等相干雷達(dá)的干擾,而且相位量化DRFM可以直接進行相位和頻率調(diào)制,具有高的動態(tài)范圍、大的瞬時帶寬,對輸入信號幅度要求不高,因此相位量化DRFM得到了廣泛應(yīng)用。

2 相位量化系統(tǒng)架構(gòu)

相位量化ADC系統(tǒng)結(jié)構(gòu)如圖3所示,它的量化精度為4 bit,其工作過程如下：射頻信號經(jīng)正交下變頻后輸出基帶 I,Q兩路信號,分別代表 0°和 90°相位,之后經(jīng)過單雙變換和相位均分模塊后得到相位間隔為22.5°的8對差分信號,將這些信號送入比較器輸出8 bit的溫度碼(T<0：7＞),該溫度碼由鎖相環(huán)(PLL)產(chǎn)生的時鐘進行采樣,對采樣后的信號進行差分編碼后輸出4 bit的格雷碼(G<0：3＞)。當(dāng)采樣頻率較高時,直接輸出較為困難,需將4 bit的格雷碼經(jīng)數(shù)據(jù)分路器(DMUX)模塊降速至原來的一半送入8個低壓差分信號(LVDS)之后最終輸出。

圖3 4 bit相位量化ADC結(jié)構(gòu)框圖

3 主要電路模塊

ADC電路主要由相位均分器和比較器模塊組成。

3.1 相位均分器

相位均分器是要得到間隔均勻,能代表各個相位的正弦信號,相位均分器處于整個ADC的最前級,因此它的精度決定了整個ADC的精度。相位均分一般通過電阻環(huán)移相來實現(xiàn),圖4是4 bit相位量化的電阻移相網(wǎng)絡(luò)(其中 R1：R2=0.586：0.414)。這種無源結(jié)構(gòu)的輸入是I,Q正交差分信號,在理想情況下它能得到相位精確的各個正弦信號,但是它有幾個明顯的缺點：①它沒有增益;②后級負(fù)載對該電路的精度影響較大;③它得到的各個正弦信號的幅度不一致,這樣對后級電路的設(shè)計增加了難度。

為了克服電阻環(huán)移相網(wǎng)絡(luò)的缺點,可采用Gilbert型加法器電路結(jié)構(gòu),如圖5所示。事實上2者的原理是相同的,都利用了三角函數(shù)中的和差化積公式,即：

在圖5中,輸入是2對差分信號,M1和M2將輸入電壓轉(zhuǎn)化成電流,同極性電流相加之后再通過負(fù)載轉(zhuǎn)化成電壓,從和差化積的公式中可以看出,對于同一個加法器,相同信號相加和2個正交信號相加得到的輸出信號幅度差了 2倍,即：

圖4 電阻環(huán)移相網(wǎng)絡(luò)

圖5 Gilbert加法器結(jié)構(gòu)圖

將幅度不同的0°相位正弦波和45°相位正弦波相加得到不是精確的22.5°相位正弦波,即：

此時 θ不再等于 22.5°,θ≈18.43°。

在Gilbert加法器中,采用源級負(fù)反饋技術(shù)來調(diào)節(jié)加法器的增益,該電路增益表達(dá)式為：AV=RD/RS,將增益變成了2個電阻之比,這樣做的優(yōu)點：首先,提高了電路的線性度,電路的跨導(dǎo)變?yōu)殡妼?dǎo)值,不再跟隨輸入信號的變化;其次,提示了實現(xiàn)不同加法器增益精確比例的方法：在實際電路設(shè)計過程中可以將輸出電阻RD保持不變,通過調(diào)節(jié)RS來得到精確增益比;最后,增益是2個電阻之比也意味著這個增益對環(huán)境的變化不敏感。

3.2 比較器

根據(jù)相位均分器輸出幅度的范圍以及對ADC的微分非線性(DNL)與積分非線性(INL)的要求,對高速采樣ADC電路,需要采用高速比較器的結(jié)構(gòu)。

在該結(jié)構(gòu)中采用了預(yù)放大級方式,預(yù)放大級進行輸入信號的放大以提高比較器能夠做出正確判斷所需要的輸入信號的最小值,并將比較器的輸入信號與來自正反饋級的開關(guān)噪聲隔離開。同時,采用判斷電路結(jié)構(gòu),比較器的判斷級,是比較器的核心,它應(yīng)需能分辨出毫伏量級的輸入信號。為了能夠抑制信號上的噪聲,判斷電路具有遲滯效應(yīng),從文獻(xiàn)[1]中可以得到轉(zhuǎn)換電平VSPH為：

當(dāng) βB≥βA時,VSPL=-VSPH。

比較器的最后一級是輸出緩沖器,其主要作用是將判斷電路的輸出信號轉(zhuǎn)化為邏輯信號。

4 仿真結(jié)果分析

使用Cadence Spectre仿真器對相位量化ADC的前級電路進行仿真(包括加法器和比較器),在0.13 um CMOS工藝模型下,Corner設(shè)置為：mos=tt,temperture=27℃,Vdd=1.2 V,輸入為正交IQ 2路正弦信號,頻率為250MHz,輸出信號在理想情況下位8 bit、4 GHz的溫度碼,即相鄰 2個信號的間隔為250 ps,部分仿真結(jié)果如圖6和圖7所示。仿真結(jié)果表明：該相位量化ADC的DNL可以達(dá)到0.2 LSB,即相鄰2個碼之間的間隔誤差小于50 ps,INL同樣也為0.2 LSB,前級的相位誤差并沒有累積而影響后級的相位精度。

圖6 溫度碼輸出結(jié)果

圖7 Gilbert加法器輸出結(jié)果

5 結(jié)束語

該文所分析的相位量化ADC中相位均分器與高速比較器的電路結(jié)構(gòu),結(jié)構(gòu)簡單,實現(xiàn)了在1.2 GHz時鐘速率下完成采樣、量化,瞬時帶寬可達(dá)250MHz,具有+0.2 LSB的相位精度,克服了傳統(tǒng)電阻環(huán)移網(wǎng)絡(luò)的缺點,大幅提高了比較器的工作速率,對同類產(chǎn)品的設(shè)計具有一定的借鑒作用,具有廣闊的應(yīng)用前景。

[1](美)貝克.CMOS電路設(shè)計、布局與仿真(第 2版?第2卷)[M].劉艷艷,張為譯.北京：人民郵電出版社,2008：272-276.

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