趙健敏

（中國(guó)聯(lián)合網(wǎng)絡(luò)通信有限公司佛山市分公司，廣東 佛山 528000)）

前言：

分布式基站采用射頻拉遠(yuǎn)技術(shù)，將基站的基帶單元（BBU）和射頻拉遠(yuǎn)單元（RRU）分離，分別作為單獨(dú)的部分。與傳統(tǒng)一體化基站相比，分布式基站具有配置靈活、工程建設(shè)方便和環(huán)境適應(yīng)性強(qiáng)等優(yōu)點(diǎn)。通用公共無(wú)線接口（CPRI）聯(lián)盟是一個(gè)工業(yè)合作組織，致力于從事無(wú)線基站內(nèi)部無(wú)線設(shè)備控制中心及無(wú)線設(shè)備之間主要接口規(guī)范的制定工作。CPRI規(guī)范重點(diǎn)放在硬件依賴層（物理層和數(shù)據(jù)鏈路層）的點(diǎn)對(duì)點(diǎn)鏈路端口上，定義了數(shù)字基帶信號(hào)的傳輸格式，對(duì)RRU的遠(yuǎn)端維護(hù)等功能作了定義。下面主要介紹基于CPRI接口的RRU中頻數(shù)字收發(fā)的原理和工程實(shí)現(xiàn)。

1 、RRU的工作原理

RRU主要負(fù)責(zé)無(wú)線信號(hào)的射頻與中頻處理，其內(nèi)部原理框圖如圖1所示。本文主要介紹RRU中頻數(shù)字收發(fā)，關(guān)于混頻器、低噪放以及功放等模擬部分不做過(guò)多介紹，縮略為圖1中左側(cè)的RRU中射頻部分。受現(xiàn)有器件水平的限制，RRU數(shù)字化是在中頻上完成的。

天線收到的射頻信號(hào)經(jīng)過(guò)前端處理后變?yōu)橹蓄l信號(hào)，送給ADC進(jìn)行模數(shù)轉(zhuǎn)換，在FPGA內(nèi)完成數(shù)字下變頻（DDC）操作而得到基帶I/Q數(shù)據(jù)，再將數(shù)據(jù)按照CPRI協(xié)議進(jìn)行組幀，經(jīng)光模塊變換為光信號(hào)送給BBU。發(fā)送時(shí)，RRU從BBU處接收光信號(hào)，經(jīng)光模塊光電轉(zhuǎn)換和FPGA解CPRI幀后得到基帶I/Q信號(hào)，基帶信號(hào)經(jīng)過(guò)數(shù)字上變頻（DUC）和D/A變換后，變成中頻模擬信號(hào)。最后變換為射頻信號(hào)從天線發(fā)射出去。

圖1 RRU原理框圖

2 、硬件電路設(shè)計(jì)

RRU中頻數(shù)字收發(fā)的硬件電路設(shè)計(jì)以FPGA為核心，通過(guò)光收發(fā)模塊完成與BBU之間的數(shù)據(jù)通信，以ADC和DAC為橋梁來(lái)完成與RRU中射頻部分的數(shù)據(jù)交換。時(shí)鐘去抖和PLL模塊接收FPGA送來(lái)的光纖恢復(fù)時(shí)鐘，經(jīng)過(guò)降抖動(dòng)處理和鎖相倍頻后送給ADC和DAC作為采樣時(shí)鐘，同時(shí)送給中射頻單元作為本振信號(hào)。

選用采樣率為210MSPS的高速ADC，滿刻度差分輸入為2Vp-p，分辨率為14bit，LVDS和CMOS兩種輸出電平可選。考慮到輸出信號(hào)的回流以及干擾/抗干擾性，本設(shè)計(jì)中采用LVDS輸出電平。DUC/DAC采用一種1GSPS的正交數(shù)字上變頻器，通過(guò)SPI串口配置，可以在其內(nèi)完成內(nèi)插、濾波和正交變換等DUC操作，為FPGA省去了這些高速率的信號(hào)處理工作，降低了FPGA的資源和功耗。

時(shí)鐘去抖和PLL模塊主要由時(shí)鐘同步器件、時(shí)鐘合成器件以及高穩(wěn)定度晶振等組成。時(shí)鐘同步器件的核心部分為一個(gè)由數(shù)字鑒相器、數(shù)字環(huán)路濾波器以及DDS/DAC等構(gòu)成的數(shù)字鎖相環(huán)電路。DUC/DAC的輸出時(shí)鐘經(jīng)過(guò)濾波分頻后反饋至數(shù)字鑒相器輸入端與參考輸入時(shí)鐘比較相位，相位誤差經(jīng)數(shù)字濾波后轉(zhuǎn)變?yōu)镈DS控制字來(lái)產(chǎn)生新的輸出，這就形成了一個(gè)鎖相環(huán)回路。鎖相環(huán)鎖定后，時(shí)鐘同步器件的輸出時(shí)鐘與參考輸入時(shí)鐘同相，同時(shí)輸出時(shí)鐘又是DDS產(chǎn)生的，而DDS的主時(shí)鐘為高穩(wěn)晶振，故輸出時(shí)鐘的相噪很低。可以看出，時(shí)鐘同步器件對(duì)參考輸入時(shí)鐘進(jìn)行了凈化處理。時(shí)鐘合成器件采用低相噪的鎖相環(huán)（PLL）芯片，具有多路LVPECL、LVDS和CMOS電平輸出，附加抖動(dòng)為275fs。

本設(shè)計(jì)中，F(xiàn)PGA的GXB模塊（吉比特收發(fā)器）從BBU送來(lái)的光纖數(shù)據(jù)流中恢復(fù)出接收時(shí)鐘，此接收時(shí)鐘抖動(dòng)和相噪較大，需送給時(shí)鐘同步器件的參考輸入端作凈化處理。時(shí)鐘同步器件將凈化后的輸出時(shí)鐘送給時(shí)鐘合成器件作鎖相倍頻、分頻和扇出處理后，給ADC/DAC作采樣時(shí)鐘以及中射頻單元作本振時(shí)鐘?？梢钥闯?，RRU上的處理時(shí)鐘都是源于BBU的光纖數(shù)據(jù)流，而此數(shù)據(jù)流是與BBU的處理時(shí)鐘同步的，故RRU與BBU構(gòu)成的整個(gè)無(wú)線收發(fā)系統(tǒng)的時(shí)鐘完全同步。

3 、FPGA軟件設(shè)計(jì)

3.1 CPRI接口的FPGA實(shí)現(xiàn)

CPRI接口程序框架如圖2所示。CPRI成幀模塊對(duì)控制管理數(shù)據(jù)進(jìn)行預(yù)成幀處理，將控制字等信息插入到超幀中的對(duì)應(yīng)位置，同時(shí)將DDC送來(lái)的I/Q數(shù)據(jù)交織插入到超幀的數(shù)據(jù)容器（AxC）中以完成CPRI成幀操作。GXB模塊是整個(gè)CPRI接口的核心模塊，主要完成高速串行數(shù)據(jù)的收發(fā)，內(nèi)置8b/10b編解碼、串并/并串轉(zhuǎn)換以及恢復(fù)時(shí)鐘等模塊。GXB模塊將CPRI成幀模塊送來(lái)的數(shù)據(jù)進(jìn)行對(duì)齊、編碼和并串轉(zhuǎn)換操作，再通過(guò)光模塊將數(shù)據(jù)給BBU；另一方面GXB模塊將光電轉(zhuǎn)換后的BBU數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和緩沖處理，恢復(fù)出CPRI信息給定時(shí)控制模塊。定時(shí)控制模塊用來(lái)將GXB收發(fā)模塊送來(lái)的數(shù)據(jù)劃分為超幀和基本幀。在超幀和基本幀等CPRI幀結(jié)構(gòu)被劃分好之后，就可以進(jìn)行I/Q數(shù)據(jù)解幀、控制字提取和CPRI協(xié)商與告警生成等操作。解幀后的I/Q數(shù)據(jù)流送給DUC芯片，解幀得到的控制字用以完成射頻控制，解幀還可以得到CPRI協(xié)商狀態(tài)和告警指示信息。

圖2 CPRI接口程序框圖

3.2 DDC的FPGA實(shí)現(xiàn)

ADC采樣后的數(shù)據(jù)分別與數(shù)控振蕩器（NCO）的余弦和正弦輸出相乘，再分別經(jīng)過(guò)半帶濾波器（HBF）和有限沖擊響應(yīng)濾波器（FIR）進(jìn)行抽取和濾波操作，得到I支路和Q支路數(shù)據(jù)。DAGC模塊對(duì)I/Q數(shù)據(jù)進(jìn)行求模取平均等操作，得到I/Q數(shù)據(jù)流的平均幅度，以指導(dǎo)截位模塊對(duì)I/Q數(shù)據(jù)進(jìn)行截位，使功率電平處在一個(gè)固定的區(qū)間內(nèi)，再送給CPRI接口進(jìn)行成幀處理。

3.3 DAC和時(shí)鐘同步器件的串口編程

通過(guò)FPGA對(duì)DUC/DAC芯片進(jìn)行串口編程，使其工作在正交調(diào)制模式。將內(nèi)插倍數(shù)和頻率控制字等配置到芯片寄存器內(nèi)，就完成了一個(gè)DUC/DAC系統(tǒng)的構(gòu)建。時(shí)鐘同步器件的串口編程時(shí)需要遵循以下步驟：先配置成單音和開(kāi)環(huán)模式，否則在正確配置之前器件就開(kāi)始鎖定環(huán)路；監(jiān)視參考有效指示信號(hào)，如果有效則清除單音模式并且閉合環(huán)路；開(kāi)啟自動(dòng)保持模式使器件不受參考輸入上的干擾所影響。

4 、測(cè)試結(jié)果

誤碼測(cè)試：RRU和BBU之間通過(guò)光纖互發(fā)遞增的IQ數(shù)據(jù)序列，測(cè)得光纖傳輸誤碼率小于10-12。ADC測(cè)試：采樣率為122.88MHz，中頻信號(hào)為90MHz/10dBm，測(cè)得SNR≈66dB，SFDR>70dB。DAC測(cè)試：輸出90MHz單點(diǎn)頻信號(hào)，濾掉鏡像和諧波后測(cè)得SFDR>75dB。時(shí)鐘去抖和PLL模塊測(cè)試：將時(shí)鐘去抖和PLL模塊的輸出時(shí)鐘和光纖恢復(fù)時(shí)鐘分別作為循環(huán)計(jì)數(shù)模塊的時(shí)鐘，長(zhǎng)時(shí)間比較循環(huán)計(jì)數(shù)模塊的計(jì)數(shù)差，未發(fā)現(xiàn)有變化，表明同步功能正常。

結(jié)語(yǔ)：RRU中頻數(shù)字收發(fā)以軟件無(wú)線電基本理論為依據(jù)，以FPGA為基本實(shí)現(xiàn)平臺(tái)，以CPRI協(xié)議為標(biāo)準(zhǔn)對(duì)外接口，完成中頻模擬信號(hào)的數(shù)字收發(fā)和基帶數(shù)據(jù)的光纖傳輸。采用時(shí)鐘凈化電路來(lái)降低光纖恢復(fù)時(shí)鐘的抖動(dòng)，以產(chǎn)生與BBU鎖相且相位噪聲低的RRU時(shí)鐘源，從而達(dá)到全系統(tǒng)時(shí)鐘同步。本RRU中頻數(shù)字收發(fā)系統(tǒng)通用性和可擴(kuò)展性強(qiáng)，可廣泛地用在各種基站中。

[1]王彥、倪琰、蔣偉、朱曉維，3G數(shù)字基站射頻拉遠(yuǎn)CPRI規(guī)范的實(shí)現(xiàn)[J].移動(dòng)通信，2007，Z1：105-107.

[2]CPRI Specification V4.0[S].2008-6-30.

[3]黎黎、利民、驚宇，D-SCDMA分布式基站射頻拉遠(yuǎn)模塊的研究和設(shè)計(jì)[J].浙江工業(yè)大學(xué)學(xué)報(bào)，2008，36：166-168.