黃昀荃，陳 衛(wèi)

（中國電子科技集團公司第58研究所，江蘇 無錫，214035）

1 引言

CMOS集成電路隨著量產工藝的進步，器件尺寸不斷縮小，以增進集成電路的性能及運算速度，以及降低每顆芯片的制造成本。但CMOS器件由于不斷縮小的器件尺寸，使得集成電路對靜電放電的防護能力下降很多。就算器件的尺寸不變，因工藝的變化，器件的ESD防護能力也大幅降低；即使把器件的尺寸加大，其ESD耐壓度也不一定能得到相應的提升，反而由于器件尺寸增大使得布局面積也相應增大，整個芯片大小也增大，其對靜電放電的承受能力嚴重下降，許多深亞微米CMOS集成電路產品都面臨這個棘手的問題。但是，CMOS集成電路對靜電放電防護能力的規(guī)格卻沒有變化。

2 工藝的影響

現在工藝中普遍采用的LDD和Silicide等方法，對電路的ESD保護性能帶來負面影響。

在圖1中，NMOS器件有LDD結構，LDD用來減低MOS的漏端在溝道下的電場強度分布，以克服因熱載子效應所造成的I-V特性因長時間使用而漂移的問題。但這個LDD結構做在MOS器件溝道的兩端，LDD深度只有約0.02μm，這等效于在漏端與源端形成兩個“尖端”，ESD放電作用類似于雷擊，“尖端放電”的現象便容易發(fā)生在LDD這個尖端結構上，NMOS器件很容易便被ESD所破壞，即使NMOS器件在輸出設計中擁有很大的尺寸（W/L），其ESD防護能力在HBM測試下仍常低于1000V。

圖1 NMOS中的LDD結構

Silicide是0.35μm（含以下）的CMOS標準工藝，主要目的在于降低MOS器件在漏端與源端的串聯電阻Rd及Rs。在沒有Silicide的CMOS工藝下，N+的阻值約30Ω～40Ω/□，但在有Silicide的工藝下，其阻值下降到約1Ω～3Ω/□，由于擴散層的電阻大幅降低，使得MOS器件的操作速度可以有效提升，因而使CMOS技術可以做到更高頻率的應用。Silicide技術在0.35μm（含以下）的CMOS工藝中已屬于標準配備。

但當有Silicide的MOS器件被用來做輸出級的器件時，由于其Rd與Rs都很小，ESD電流很容易便經由PAD傳導到MOS器件的LDD結構，一下子就因LDD做“尖端放電”而把MOS器件破壞掉，因此0.35μm工藝的MOS器件，其ESD防護能力大幅度下滑，制作再大尺寸（W/L）的器件當輸出級也無法有效提升其ESD防護能力。

綜上所述，隨著工藝進步，ESD保護越來越困難，以前的ESD保護電路的效率下降，逐漸難以滿足需要。隨著設計的日益完善，場管（FOD）、ggNMOS（FPD）、GCNMOS等保護器件的防護能力進一步提高，但仍無法滿足更高的ESD需求，這時我們把目光投向了SCR器件。

3 ESD器件I-V曲線

在研究ESD器件前，我們先來關注一下器件的電特性表現，以利于后面說明器件物理表現和對電路工作過程進行分析。兩類典型的ESD的I-V特性曲線如圖2所示，分別為簡單的開啟曲線a和折轉效應SNAP BACK曲線b，后者是ESD保護器件的工作曲線，其對電流的處理能力更強。

ESD保護器件在曲線中經歷幾個過程。首先是保護器件處于高阻狀態(tài)，電路不導通，沒有電流通過保護器件。隨著電壓升高，到達雪崩擊穿，是器件的一次擊穿，觸發(fā)了ESD保護器件啟動，它的觸發(fā)電壓和觸發(fā)電流是Vt1和It1。然后器件立即轉折進入負阻區(qū)，電壓大幅降低。保護器件進入低阻狀態(tài)，電壓基本保持在Vh，保持電流Ih大幅增加，形成電流瀉放。隨著電流和電壓的增加，器件到達二次擊穿點（Vt2，It2），器件最終失效，節(jié)的擊穿不可恢復。

圖2 兩類典型ESD的I-V特性曲線

ESD保護器件性能需要考慮的是減小觸發(fā)點Vt1，使得觸發(fā)難度降低；增加It2，即導通狀態(tài)時加大電流導通能力；另外適當提高Vh，可以提高抗干擾性。

4 SCR電路

4.1 SCR原理

硅控整流器SCR器件在單位布局面積下具有很高的ESD防護能力。利用這種特殊器件，CMOS IC的ESD防護能力能夠在只占用到較小的布局面積下即可有效地大幅提升，而不需要用到工藝上的額外處理。其作為一種被廣泛認識的晶閘管器件用于功率器件中，它有從極高阻到極低阻的切換能力。所以合理設計的SCR是非常高效的ESD保護器件。

圖3是一個簡單的橫向SCR剖面圖。其中n-well中的P+是正極，p-well中的N+是負極，從正極到負極有P+、n-well、p-well、N+形成的PNPN結構。SCR可以看成兩個三極管，T1管是PNP管，E、B、C分別是P+、n-well、p-well，T2管是NPN管，E、B、C分別是N+、p-well、n-well。使用時負極接地，正極接ESD電壓。

圖4是I-V曲線。當電壓V超過Vtrig后，PNP的EB節(jié)正向導通，PNP打開，電流通過PNP流入p-well，NPN打開。然后，流過n-well的電流提供了PNP的正向偏置，正極電壓不再需要提供給PNP偏置用，所以V減小，結果進入負電阻區(qū)域。接著PNP提供了大量電流供NPN正向偏置，V保持在最小電壓Vh。橫向PNP和NPN的基極B的寬度也就是正負極間距L，決定了Vh。

圖3 簡單橫向SCR剖面圖

圖4 I-V曲線

SCR的等效電路圖表明，SCR進入鎖定狀態(tài)時必須滿足βnpn·βpnp≥1。在SCR的其他重要參數中，Itrig受Rp-well影響，Vh依賴于L和Rn-well（一般在2V～5V，亞微米在1V～2V）。

在SCR處于導通狀態(tài)時，和導致CMOS Latchup問題的結構相同，電阻大約可到1Ω，是理想的ESD防護器件，其能在最小的布局面積下提供最高的ESD防護能力。在我們一般的ESD保護器件的SCR設計中，在低電流狀態(tài)時，NPN的增益大于PNP，并且NPN的打開比PNP更易實現。Vtrig是受n-well和襯底的p-well的雪崩擊穿電壓決定的，大約30V～50V，而Itrig如前所述。我們可以通過減小正負極間距L減小Vtrig。SCR的ESD性能在非Silicide工藝下好于Silicide工藝下，但由于性能非常優(yōu)異，以至于這個差別并不重要了。

4.2 MLSCR電路

SCR的Vtrig等效于CMOS工藝下n-well與P-substrate的節(jié)擊穿電壓。由于n-well具有較低的摻雜濃度，因此其節(jié)擊穿電壓高達30V～50V（依工藝而定）。具有如此高的節(jié)擊穿電壓，使得SCR啟動并不容易，修改設計把高濃度注入做在n-well邊界的表面，使得節(jié)由N-和P-變成N+和P-，擊穿電壓得到有效降低，這就形成了MLSCR。MLSCR的啟動電壓Vtrig大概在20V左右，比SCR更易啟動。MLSCR剖面圖見圖5。

圖5 MLSCR剖面圖

4.3 LVTSCR電路

將MLSCR中的Y部分變成一個薄氧化層的短溝道NMOS器件，便形成了LVTSCR器件。換一種表述方式，用PNPN四層表示SCR，LVTSCR的示意圖如圖6。LVTSCR器件的導通原理是：當其內嵌的短溝道NMOS器件發(fā)生擊穿時，引發(fā)電流自其漏極流向P-substrate，這會引起電流自n-well流向P-substrate，因而觸發(fā)了SCR器件的導通。由于NMOS的加入，LVTSCR的Vtrig進一步降低到10V左右，性能得到提高。圖7是LVTSCR的剖面圖。為了防止LVTSCR器件在CMOS IC正常工作情形下被導通，其內含的NMOS器件的柵極必須要連接到地，以保持該NMOS器件平時是關閉的。LVTSCR器件使得CMOS IC在深亞微米工藝技術下的ESD防護能力得以大幅提升，且不需要額外的工藝處理，但其缺點是不容易設計，要有一定的經驗才能夠將這個寄生器件的缺點（造成CMOS Latchup）轉化成ESD防護上的優(yōu)勢。

圖6 LVTSCR示意圖

4.4 SCR組合保護電路

4.4.1 組合保護原理

因為SCR器件要到較高電壓才導通，在ESD電壓尚未升到Vtrig之前，此SCR器件是關閉的，這時SCR器件所要保護的內部電路可能早就被ESD電壓破壞了，所以僅僅有SCR保護電路是不夠的。SCR作為主要保護電路還需要和二級保護電路相結合才能有效地保護內部電路。以前的ESD保護電路結構有場管（厚氧器件TOD）和柵接地的GGNMOS（利用漏區(qū)二極管，也叫場板二極管FPD）以及隔離電阻的組合。電路電壓首先使FPD節(jié)擊穿，ESD電壓是通過隔離電阻降壓到FPD的，所以TOD上也就是PAD上的電壓繼續(xù)上升，到達TOD觸發(fā)點使TOD啟動，通過能力更強的TOD釋放電流，達到保護內部電路的目的。但隨著LDD等工藝的加入，TOD-R-FPD的保護電路效率下降，不再使用。

圖7 LVTSCR的剖面圖

圖8 TOD-R-FPD保護電路

SCR加上第二級保護電路，形成SCR-R-FPD組合結構。利用適當的設計，在第二級保護電路未被ESD破壞之前，SCR器件能夠被觸發(fā)導通來排放ESD電流，只要SCR器件一導通，其低保持電壓（Vh）便會將ESD電壓箝制在很低的電位，從而有效地保護內部電路。但是第二級保護電路需要正確設計才能達到上述目的，另外第二級保護電路會占用額外的布局面積，這使得在pad附近的Layout會變得較復雜。

4.4.2 隔離電阻

隔離電阻是隔在SCR和FPD之間的電阻，它對FPD起到了保護作用。隔離電阻設計可以遵照以下公式。

R是隔離電阻值，Vtrig是SCR觸發(fā)電壓，Vsp是FPD保持電壓，It2是FPD二次擊穿電流。

注入電阻通常用來做隔離電阻。但注入電阻也是到襯底的寄生二級管，這個電阻也會發(fā)生節(jié)擊穿從而被損壞。正因為這樣，注入電阻必須有較大的面積來實現對自身的保護，并且在電阻上覆蓋低濃度的well，以抑制節(jié)擊穿，這進一步加大了面積。多晶電阻也可以做隔離電阻。多晶熱傳導效率低，它的熱絕緣性容易導致有功耗的情況下損壞，使ESD水平降低。

4.4.3 二級保護電路

注入電阻DIFF R和FPD組合結構的電路圖和剖面圖見圖9。在此結構中，FPD可以對注入電阻起到保護作用，如果FPD去掉，電流將全部通過注入電阻的二極管節(jié)流入襯底。因而注入電阻DIFF R和FPD組合結構保護等級比單純電阻的保護等級更高。當然注入電阻的尺寸仍對失效等級有影響，但尺寸無需增加太大，需要和FPD能力做適當配合。另外，注入電阻損壞開始發(fā)生在電阻體內，不能被電測試方法發(fā)現，直到FPD短路才顯現，所以注入電阻設計引起的失效等級變化還是比較難以測量的。

圖9 注入電阻DIFF R和FPD組合結構的電路圖和剖面圖

多晶電阻和FPD組合結構的電路圖和剖面圖見圖10。在此結構中，需要解決的是多晶電阻的熱損壞問題。另外沒有SCR而只看二級保護電路的性能時，有無多晶電阻和FPD一起，ESD性能無明顯影響。而多晶電阻太大也對二級保護電路有不利影響。

圖10 多晶電阻和FPD組合結構的電路圖和剖面圖

4.4.4 組合保護電路性能

組合保護電路的ESD防護能力較強，除了沒有隔離電阻的結構，其他結構的ESD等級都基本大于6kV。從表1的數據可以看出，沒有SCR而只有二級電路時，ESD防護能力有限。在加入了SCR的組合保護電路中，一方面二級電路要足以使SCR結構啟動；另一方面，由于SCR的啟動，二級電路對ESD的貢獻相對減弱，但整體的保護能力依然良好。SCR-DIFF R-FPD組合結構的電路圖和剖面圖見圖11。SCR-Poly R-FPD組合結構的電路圖和剖面圖見圖12。

表1 組合保護電路ESD防護能力

圖11 SCR-DIFF R-FPD組合結構的電路圖和剖面圖

圖12 SCR-Poly R-FPD組合結構的電路圖和剖面圖

5 LVTSCR電路設計舉例

LVTSCR電路及其組合保護電路的設計需要考慮多方面問題，除了前面敘述的問題，還要考慮到電路以及版圖通用性，另外電路需通過設計技巧進一步提升性能。

5.1 LVTSCR結構圖形調整

先從LVTSCR的結構來看。LVTSCR器件的導通是利用當其短溝道NMOS器件發(fā)生擊穿時，引發(fā)電流自其N+漏極流向P-襯底，再從P+襯底接觸流到接地端。因NMOS的漏極跨在n-well和P-襯底，它的電流會引起電流自n-well流向P襯底，也因而觸發(fā)了SCR器件的導通。

我們看一下普通的ggNMOS擊穿過程。首先，大量的正電荷聚集在漏端，一定的正電荷通過漏端和P-襯底之間反偏的PN結轉移至P-襯底，這部分正電荷聚集到同為P型材料的P+接觸端，轉移到地。第二步，聚集到襯底的正電荷，使得與源端的PN結導通，由此導通寄生的三極管。第三步，寄生三極管被打開，大量正電荷通過柵下面的區(qū)域迅速由漏端轉移到源端。聚集的正電荷得以快速瀉放到地。LVTSCR器件的短溝道NMOS器件擊穿過程和ggNMOS擊穿過程完全一樣。

從上面看來，使短溝道NMOS器件更易觸發(fā)是LVTSCR器件的關鍵，而NMOS觸發(fā)關鍵是“漏極-襯底-接觸-地”通路。圖13（a）是前面介紹過的LVTSCR剖面圖，（b）是修改過的結構剖面圖。圖中的距離A反映了NMOS的觸發(fā)能力，圖13（b）比圖13（a）的A短，更易觸發(fā)。

圖13 修改結構剖面圖對比

圖13（b）將B處的P+和N+距離縮小到連接在一起，原來圖13（a）的P+和N-的節(jié)電壓減小到圖13（b）的P+和N+的節(jié)電壓，進一步降低了觸發(fā)電壓Vtrig。

由于改變后的保護電路進入低阻態(tài)靈敏度很高，抗干擾能力相應下降，保護電路可能在電路正常工作中因為意外因素進入鎖定狀態(tài)，所以在圖中C處做了調整，圖14增大了Rn-well，使得Vh抬高一些，提高抗干擾性。這個處理會對保護性能有所削弱，但LVTSCR本身性能很好，所以可以接受。圖14是修改過后的LVTSCR的版圖。

圖14 修改后的LVTSCR版圖

5.2 二級保護設計

二級保護分兩組。一組是多晶隔離電阻和FPD構成的保護電路，主要用于對輸入電路的保護，見圖15。另一組是注入隔離電阻構成的保護電路，主要用于對輸出電路的保護，見圖16，由于輸出電路本身可以看成FPD，所以也構成了完整的二級保護電路。在輸入電路上用多晶隔離電阻，寄生性較小，可以提供更好的RC特性。在輸出電路上用注入隔離電阻不用多晶隔離電阻，是因為有功耗發(fā)生，避免多晶隔離電阻的熱損壞。在輸出電路上用注入隔離電阻，要保證輸出參數，注入隔離電阻值要小，另外注入隔離電阻本身避免ESD損壞版圖尺寸卻不能小，所以設計成插指型并聯電阻，阻值為R/n，n為并聯個數。

圖15 多晶隔離電阻和FPD構成的保護電路

圖16 注入隔離電阻構成的保護電路

5.3 雙向保護

圖中對電源方向的保護只采用了反偏的二級管保護，是簡化了保護電路的設計，增加可靠性。如果要想進一步增強這個方向的保護性能，把現在對地的LVTSCR結構做個對稱的結構，增加一組到電源，器件的類型也都要反過來。這樣保護電路就形成了互補式LVTSCR結構，具有了正負雙向的近似保護能力，但這樣也增加了設計的復雜性和難度。

6 結束語

SCR電路設計有一定的復雜性，工藝關鍵參數和設計的圖形尺寸都會極大地影響電路特性，簡單的復制并不一定能達到理想效果。因此，設計時一定要著重考慮特定工藝條件，并且盡量擺脫工藝敏感性。所有這些都需要我們進一步探索，通過不斷實踐達到更高目標。

[1] Wu Yanhui.ESD protect of PAD design[J].2005.

[2] Ming-Dou Ker.ESD Protection in CMOS Integrated Circuits[M].

[3] Ajith Amerasekera, Charvaka Duvvury.ESD in Silicon Integrated Circuits, 2nd Edition[M].2002.