李冠華，黃其煜

（上海交通大學(xué)，上海 200240）

1 引言

化學(xué)機械研磨（Chemical Mechanical Polishing，CMP）技術(shù)可以有效地兼顧加工表面的全局和局部平整度。目前，CMP技術(shù)已成為在集成電路制造中最廣泛使用的惟一的全局平坦化技術(shù)。隨著CMP技術(shù)的日益發(fā)展和閃存特征尺寸的越來越小以及對多晶硅表面形態(tài)及前后層次間套準(zhǔn)要求的提高，這一技術(shù)也被用于嵌入式閃存產(chǎn)品中浮動?xùn)哦嗑Ч璧钠教够?。嵌入式閃存集成了邏輯、存儲等模塊，存儲單元結(jié)構(gòu)復(fù)雜，工藝制作步驟多、難度大，尤其是浮動?xùn)哦嗑Ч璧闹谱?，因其質(zhì)地軟，研磨速度快，不易控制，再加上浮動?xùn)哦嗑Ч瑁‵loating Gate poly）厚度及表面形態(tài)對器件的電性參數(shù)及后續(xù)工藝影響較大，因此怎樣得到一個穩(wěn)定的、厚度均勻及表面形態(tài)佳的浮動?xùn)哦嗑Ч栾@得至關(guān)重要。

在嵌入式閃存工藝開發(fā)過程中發(fā)現(xiàn)，浮動?xùn)臗MP后，在面積較大的STI 區(qū)域有Poly殘余現(xiàn)象產(chǎn)生，如圖1中位置A；同時在面積較大或密度較高的AA（有源區(qū)）區(qū)域顏色也不均勻（凹陷導(dǎo)致的poly厚度不均造成的），如圖1中位置B和C。在后續(xù)的浮動?xùn)趴涛g之后，在AB位置仍可能有多晶硅Poly的殘留，導(dǎo)致電路短路，在C位置有源區(qū)出現(xiàn)刻蝕斑，襯底就會被破壞，導(dǎo)致漏電等電性失效，見圖2。由于外圍電路和邏輯區(qū)（Peripheral）區(qū)域內(nèi)的有源區(qū)（AA）和淺溝槽隔離 （STI）面積大小不一且形狀不規(guī)則，因此這兩種缺陷更容易在外圍電路（peripheral）區(qū)域產(chǎn)生。

圖1 FGCMP之后的形貌

圖2 FG Etch之后的形貌

2 缺陷形成原因分析及驗證

在STI CMP后，面積大的STI上的碟形凹陷（Dishing）較大，浮動?xùn)哦嗑Ч璩练e后，也就意味著STI中間區(qū)域上的多晶硅較STI邊緣及其他區(qū)域低，F(xiàn)G CMP難以將其研磨干凈，而AA面積較大，F(xiàn)G poly在CMP就會產(chǎn)生大的Poly凹陷 ，如圖3所示。

為了從根源上解決問題，首先分別對STI 寬度與凹陷程度及poly殘余的關(guān)系和不同AA面積與poly凹陷程度的關(guān)系進行了研究。

圖3 缺陷產(chǎn)生原因分析示意圖

2.1 較大面積STI上的多晶硅殘余形成原因分析

利用不同寬度和50% AA密度的STI測試圖形，在STI CMP 后對這些面積和形態(tài)不同的STI上的碟形凹陷（Dishing）進行量測。從試驗結(jié)果可知：STI碟形凹陷程度隨著STI寬度的增加而增加；除STI寬度對碟形凹陷（Dishing）的大小影響之外，有源區(qū)（AA）的密度也是一個重要影響因素。同樣的STI寬度，不同的有源區(qū)密度，其碟形凹陷程度也不一樣，如圖4中STI寬度同為20μm的情況下，20% AA密度上的凹陷為55nm，而50% AA密度上凹陷僅為36nm。浮動?xùn)哦嗑Ч柩心ズ?，對不同寬度?0%AA密度上的STI上的多晶硅殘余進行對比，如圖5所示：在100μm pitch下和50% AA密度下，圖形上的多晶硅殘余數(shù)量隨STI寬度的增加而增多。通過對比多晶硅殘余與STI凹陷的數(shù)據(jù)，STI凹陷小于45nm時，在多晶硅CMP后就不會有多晶硅殘余產(chǎn)生。

圖4 不同寬度和50% AA密度上的STI與碟形凹間的關(guān)系

圖5 STI寬度與多晶硅殘留的關(guān)系

2.2 有源區(qū)上多晶硅凹陷的成因分析

在邏輯及外圍電路（peripheral）區(qū)選擇一塊具有代表性的區(qū)域，有不同面積及不同密度的有源區(qū)（AA），圖6為浮動?xùn)臗MP后外圍電路區(qū)域不同AA上的多晶硅形貌。位置1：25μm×25μm，位置2：80μm×25μm，位置3：25μm×200μm，位置4：50μm×50μm，位置5：60μm×30μm，以及140μm×140μm的OCD（Optics CD）量測pad（主要監(jiān)測Flash cell區(qū)域多晶硅的厚度）。在不同的研磨時間（從30s到50s，依次增加5s）下進行研磨，對該區(qū)域內(nèi)七個不同面積大小的有源區(qū)上的浮動?xùn)哦嗑Ч璺謩e進行測量，然后對其上的多晶硅厚度情況進行分析，這里測量得到的多晶硅厚度是圖形中心位置的厚度，由于圖形邊緣的多晶硅高度是由AA 蝕刻時的阻擋層SiN厚度來確定的，圖形邊緣的多晶硅厚度可默認為是相同的，圖形中心位置的多晶硅厚度可以側(cè)面得到多晶硅的凹陷。具體數(shù)據(jù)如圖7所示，從圖上可以看出：

（1）各個不同面積有源區(qū)上的多晶硅厚度隨著研磨時間的增加而減少。除OCD測量圖形外，其余各區(qū)域上的多晶硅厚度隨著研磨時間增加而減少的趨勢基本一致。

（2）在從30s到50s的各種研磨時間條件下，有源區(qū)密度較高（如圖6中位置4和5）和有源區(qū)面積大的圖形（如圖6中位置6）上的多晶硅厚度較密度低（如圖6中位置2）和面積?。ㄈ鐖D6中位置1）的有源區(qū)上的多晶硅薄。

圖6 浮動?xùn)臗MP后外圍電路區(qū)多晶硅形貌

圖7 不同AA上的poly厚度與研磨時間的關(guān)系

（3）在從30s到50s的各種研磨時間條件下，OCD圖形上的多晶硅厚度都較其他圖形上的多晶硅厚，且有隨著研磨時間增加而增大的趨勢。

（4）高密度且面積大的活動區(qū)多晶硅厚度隨著時間的增加減少較快，在浮動?xùn)趴涛g之后就容易出現(xiàn)有源區(qū)的pitting（蝕刻斑）現(xiàn)象，從而導(dǎo)致器件漏電過大而失效。

3 缺陷改善及驗證

3.1 多晶硅殘余改善方案及試驗驗證

STI上的多晶硅殘余，其主要是由于STI CMP后STI HDP凹陷過多而引起的，因此需要優(yōu)化STI CMP的工藝程式（Process recipe）以減少 STI HDP的碟形凹陷程度。STI CMP時使用的是終點檢測（End Point Detect）模式，也就是當(dāng)研磨到阻擋層SiN后，檢測裝置就會探測到SiN的信號，為避免SiN上的氧化層沒有被研磨干凈而導(dǎo)致后續(xù)SiN去除不干凈，通常會在探測到SiN后再過研磨（over polish）一段時間，由于STI CMP中SiN對HDP 氧化層的選擇比較高，過研磨的時間長短決定著STI凹陷程度。因此通過對過研磨（over polish）時間的優(yōu)化來減少STI HDP的凹陷應(yīng)該是一種有效的方式。

實驗方案如下：保留原來STI CMP工藝程式中的設(shè)定和消耗材料，如Down Force、研磨液及研磨墊。對STI CMP在不同的過研磨時間（0s、5s、10s、20s）下做實驗，為排除工藝或其他不確定因素造成的影響，每種研磨條件下取不相鄰的三片進行試驗驗證。然后測量研磨后STI HDP 氧化層凹陷厚度及均勻性，阻擋層氮化硅厚度及均勻性并進行對比。從表1中明顯可以看出，不同的過研磨時間對STI HDP氧化層和氮化硅的厚度及均勻性影響不大， 但對STI HDP凹陷影響特別明顯，從過研磨20s下的73.4nm減少到0s過研磨下的50nm。因此從減少凹陷的角度來看，STI CMP過研磨時間為0s（沒有過研磨時間）時，凹陷為最小。但氮化硅上的氧化層會因研磨不干凈而影響氮化硅的去除，如果氮化硅去除步驟還沿用原來的工藝程式的話，氮化硅就有可能去除不干凈。氮化硅去除程式增加氧化層去除時間以確保無氮化硅殘余存在。分別用STI CMP不同過研磨時間的硅片做不同氮化硅去除厚度（NLD30A/60A/90A/150A）的試驗，Defect掃描結(jié)果顯示這十片硅片均無發(fā)現(xiàn)氮化硅殘余，見表2。這足以說明氮化硅去除的工藝窗口比較大。

表1 不同STICMP 過研磨時間下SiN /HDP厚度、均勻性及HDP凹陷對比

表2 不同過研磨時間和SiN Removal下Defect情況對比

3.2 多晶硅CMP凹陷問題改善方案及試驗驗證

對于面積大或密度高的有源區(qū)（AA）上的浮動?xùn)哦嗑Ч璧牡伟枷輪栴}，對浮動?xùn)臗MP之前的形貌進行了檢查和分析。如圖8所示，在浮動?xùn)哦嗑Ч璩练e之后，面積較大的有源區(qū)（圖8中位置B）上的堆疊層高度要低于存儲單元（位置A）和大面積STI（位置C）區(qū)。研磨過程中，位置A和C上的多晶硅先會被研磨到，且研磨速度較快，當(dāng)A和C處 STI上的多晶硅被研磨到STI HDP氧化層上時，由于氧化層的研磨比多晶硅慢，此時B處的研磨速度反而比A和C處大。再加上大面積STI的HDP凹陷問題，多晶硅CMP必須給出一定的過研磨量，否則大面積上就會產(chǎn)生多晶硅殘余。與此同時，面積較大的有源區(qū)上的多晶硅凹陷就會比較大，浮動?xùn)哦嗑Ч栉g刻后這一區(qū)域就出現(xiàn)蝕刻斑（Pitting）。

鑒于以上情形，在面積大的有源區(qū)上的多晶硅上沉積一層氧化層來作為浮動?xùn)哦嗑Ч柩心ミ^程中的阻擋層或緩沖層，應(yīng)該是一種減少大面積有源區(qū)上的多晶硅凹陷的有效方法。具體方案如下：浮動?xùn)哦嗑Ч璩练e完，緊接著沉積一層緩沖氧化層，然后通過光刻和蝕刻將面積較大有源區(qū)（＞5μm×5μm）以外其他區(qū)域上的氧化層去除，如圖9所示。

圖8 浮動?xùn)哦嗑Ч鐲MP前不同區(qū)域的堆疊層SEM圖片

圖9 浮動?xùn)哦嗑Ч鐲MP新方案示意圖

新方案實施及結(jié)果驗證：在面積大于或等于5μm×5μm的有源區(qū)上的多晶硅沉積30nm的緩沖氧化層，然后用不同的FG CMP研磨時間試驗?；谝酝?jīng)驗及估算結(jié)果，當(dāng)Monitor pad檢測圖形（主要監(jiān)測外圍電路及邏輯區(qū)域上的多晶硅厚度）上多晶硅厚度大于100nm，后續(xù)的浮動?xùn)盼g刻就難以將其蝕刻干凈，會留下多晶硅殘余；當(dāng)多晶硅小于40nm時，浮動?xùn)盼g刻時就破壞到硅襯底，留下蝕刻斑。從試驗結(jié)果來看，只有45s和50s條件下多晶硅厚度滿足要求，Monitor pad檢測圖形上最大值和最小值介于40nm～100nm之間（如圖10所示）。在蝕刻之后Monitor pad檢測圖形上沒有出現(xiàn)刻蝕斑（pitting）問題，與最初的工藝方案相比，浮動?xùn)哦嗑Ч柩心ズ蟮男阅苡辛撕艽蟮母倪M。

這里只是在沉積30nm緩沖氧化層的情況下，做了不同研磨時間的試驗。但沉積不同厚度的緩沖氧化層對浮動?xùn)臚G性能也應(yīng)該會有較大的影響，緊接著做沉積不同厚度的緩沖氧化層的試驗，通過在線測量和形貌SEM切片以及浮動?xùn)盼g刻后在線缺陷掃描來驗證。具體試驗條件及結(jié)果見表3，從試驗結(jié)果來看，在浮動?xùn)臗MP 50s條件下，浮動?xùn)哦嗑Ч鐲MP后，OCD pad（用于檢測Flash cell上的多晶硅厚度）檢測圖形上的多晶硅厚度基本上沒有變化（見圖11）；但Monitor pad上的多晶硅厚度隨著沉積緩沖氧化層厚度的增加而增加，變化較為明顯；在線量測的厚度和實際的切片結(jié)果也差不多，具體見圖12，從中可以看出緩沖氧化層為35nm時為最佳條件。將這些硅片放到浮動?xùn)盼g刻后繼續(xù)對其缺陷情況進行檢查和驗證，緩沖氧化層厚度為35nm、40nm、45nm的情況下，都沒有出現(xiàn)有源區(qū)的蝕刻斑。

圖10 新方案下不同研磨時間下的多晶硅厚度對比

表3 新方案中試驗條件及不同緩沖氧化層條件下的多晶硅厚度對比

圖11 新方案不同緩沖氧化層厚度下的多晶硅厚度對比

圖12 新方案不同緩沖氧化層厚度下的多晶硅厚度對比

圖13 新舊方案浮動?xùn)盼g刻后的缺陷情況對比

從圖13新舊方案浮動?xùn)盼g刻后的缺陷情況對比結(jié)果來看，STI CMP優(yōu)化程式和FG CMP使用新方案后，這些硅片除#10上發(fā)現(xiàn)一顆多晶硅殘余外，其余硅片上均沒有發(fā)現(xiàn)大面積STI上的多晶硅殘余和大面積及密度高的有源區(qū)上有蝕刻斑產(chǎn)生，這兩種缺陷得到了很大的改善。

4 結(jié)論

本文對嵌入式閃存開發(fā)過程中出現(xiàn)的多晶硅殘余及多晶硅凹陷問題進行了研究和分析，并通過實驗驗證了這兩種缺陷出現(xiàn)的根源。以此實驗結(jié)果，針對性地分別通過減少STI CMP后的凹陷及在大面積上的多晶硅沉積緩沖氧化層加以保護，使得這兩種缺陷得到明顯的改善。