楊 建，鄧志清，高 峰

（1.解放軍鎮(zhèn)江船艇學(xué)院，鎮(zhèn)江212003；2.空軍駐沈陽軍事代表處，沈陽110000）

0 引 言

雷達(dá)是現(xiàn)代高科技的集合體，而雷達(dá)信號(hào)處理作為現(xiàn)代雷達(dá)系統(tǒng)的重要組成部分，對雷達(dá)的技、戰(zhàn)術(shù)性能起著關(guān)鍵的作用。為了不同的應(yīng)用，雷達(dá)體制也分為很多類，相應(yīng)的雷達(dá)信號(hào)處理系統(tǒng)也有較大差異，有些甚至有全局性的差異，因此給雷達(dá)信號(hào)處理系統(tǒng)的研制帶來了巨大的挑戰(zhàn)，并且對系統(tǒng)的故障檢測和維護(hù)帶來很多不利的影響。一般來說，雷達(dá)信號(hào)處理系統(tǒng)的功能主要包括：雷達(dá)全機(jī)定時(shí)、脈沖壓縮、求權(quán)、恒虛警、積累檢測、頻率管理、通信接口、距離方位門（RAG）圖，以及完成抑制雜波和干擾提取目標(biāo)的處理等等［1］。所以雷達(dá)信號(hào)處理分系統(tǒng)一般由若干不同功能的電路板組成，以實(shí)現(xiàn)信號(hào)處理分系統(tǒng)所需的各種功能。

在最初設(shè)計(jì)的雷達(dá)信號(hào)處理系統(tǒng)中，采用的多個(gè)電路板幾乎各不相同，在研制中需要多個(gè)設(shè)計(jì)人員共同研究，另外，還要有專業(yè)人員進(jìn)行不同電路板的布線、調(diào)試等工作。因此，以往雷達(dá)信號(hào)處理板具有研制周期很長、可靠性差、不便于維修等問題［2］。近年來，隨著雷達(dá)信號(hào)處理技術(shù)的成熟和高性能集成電路迅猛發(fā)展，尤其超大容量現(xiàn)場可編程門陣列（FPGA）技術(shù)日新月異，其現(xiàn)場可編程的優(yōu)點(diǎn)使其應(yīng)用的范圍更加寬廣，并且以往很多專用芯片完成的功能也能在FPGA中得以實(shí)現(xiàn)，這為設(shè)計(jì)一種多功能雷達(dá)信號(hào)處理板提供了可能。本文就以FPGA為核心，外加一系列電路來完成雷達(dá)信號(hào)處理的不同功能。設(shè)計(jì)的電路板是完全可編程的，不但可以用在不同的雷達(dá)上，而且可以實(shí)現(xiàn)雷達(dá)信號(hào)處理的不同功能。1部雷達(dá)信號(hào)處理機(jī)的全部功能只需幾個(gè)雷達(dá)信號(hào)處理板就可實(shí)現(xiàn)。

1 硬件系統(tǒng)設(shè)計(jì)框圖

通過對雷達(dá)信號(hào)處理板的詳細(xì)研究，依據(jù)雷達(dá)信號(hào)處理的需求，設(shè)計(jì)了1個(gè)以FPGA為核心處理器件的多功能雷達(dá)信號(hào)處理板。該電路板以1片大容量、高性能的FPGA作為雷達(dá)信號(hào)處理板的核心器件，用同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（SDRAM）存儲(chǔ)外部高速實(shí)時(shí)數(shù)據(jù)，用FLASH存儲(chǔ)一些斷電不能丟失的數(shù)據(jù)，單片機(jī)電路的設(shè)計(jì)使FPGA的功能進(jìn)一步完善，對雷達(dá)信號(hào)處理機(jī)起到非實(shí)時(shí)的監(jiān)控。為了使雷達(dá)信號(hào)處理的結(jié)果得以顯示和各個(gè)元器件的正常運(yùn)行，添加了顯示和控制器件、不同電平之間的相互轉(zhuǎn)換器件，最后，考慮不同信號(hào)處理板之間的通信和外部電源的供給，設(shè)計(jì)了插座。其框圖如圖1所示。

圖1 多功能雷達(dá)信號(hào)處理板硬件框圖

2 FPGA芯片電路的設(shè)計(jì)

FPGA電路的設(shè)計(jì)首先需要選擇合適的芯片，F(xiàn)PGA芯片的選擇一般要考慮三個(gè)方面：一是邏輯資源的多少；二是芯片外部I／O引腳的多少，I／O引腳越多，設(shè)計(jì)的靈活性就越強(qiáng)，可操作性就越強(qiáng)；三是價(jià)格因素。FPGA芯片是在仿真的基礎(chǔ)上選擇出來的，在雷達(dá)信號(hào)處理中，脈沖壓縮濾波器是最占用資源的，只要能夠滿足脈壓處理，其它功能都能實(shí)現(xiàn)。因此，對256階脈沖壓縮濾波器進(jìn)行仿真，其占用資源大概為45 000個(gè)邏輯單元。通過綜合考慮，選擇了ALTERA公司CycloneII系列的1片EP2C70，該芯片價(jià)位低、性能高，作為通用信號(hào)處理模塊的主處理器件完成了高速實(shí)時(shí)雷達(dá)信號(hào)處理的各種運(yùn)算和繁瑣的時(shí)序處理。ALTERA的EP2C70內(nèi)部含有68 416個(gè)邏輯單元，150個(gè)18×18bit的乘法模塊、250個(gè) M4K存儲(chǔ)器塊，總存儲(chǔ)容量可達(dá)1 152 000bit，4個(gè)鎖相環(huán)（PLL）可以完成分頻倍頻和相移，有622個(gè)可用輸入／輸出（I／O）管腳。

FPGA的硬件設(shè)計(jì)主要涉及2個(gè)方面：（1）配置電路，是采用主動(dòng)串行、被動(dòng)串行還是聯(lián)合測試行為組織測試（JTAG）配置方式，因?yàn)镕PGA是基于SRAM結(jié)構(gòu)，每次芯片重啟時(shí)都需要重新下載程序，之后FPGA才能進(jìn)行正常的工作；（2）FPGA與外圍芯片的相互連接，互連的好壞直接關(guān)系到雷達(dá)信號(hào)處理板的功能。EP2C70配置電路采用的是主動(dòng)串行（AS）和JTAG兩種配置方式，而沒有采用被動(dòng)串行（PS）配置的原因是由于它會(huì)使設(shè)計(jì)的復(fù)雜度更高，控制起來不方便，有這兩種配置方式在實(shí)際應(yīng)用中已經(jīng)足夠。在程序編寫期間或調(diào)試過程中，利用JTAG模式加載程序，這方便了程序的修改、優(yōu)化。程序修改完善后，將程序下載到可編程只讀存儲(chǔ)器（PROM），以后每次重啟時(shí)都自動(dòng)從PROM中加載程序，這使整個(gè)過程的可操作性和可靠性得到很大提高。

在互連電路設(shè)計(jì)過程中，有2個(gè)問題需要重點(diǎn)考慮：一是時(shí)鐘信號(hào)的接入必須要慎重；二是著重考慮芯片之間的兼容問題。由于現(xiàn)在的雷達(dá)大都是全相參雷達(dá)，也就是雷達(dá)整機(jī)用1個(gè)頻率源，其它頻率都是通過頻率源進(jìn)行分頻、倍頻得到的，因此時(shí)鐘信號(hào)的接入要充分利用FPGA的優(yōu)點(diǎn)。FPGA中有專門時(shí)鐘管腳，通過時(shí)鐘管腳接入的時(shí)鐘信號(hào)到其它各個(gè)管腳的時(shí)延基本一致，且抖動(dòng)較小，這個(gè)優(yōu)點(diǎn)對雷達(dá)信號(hào)處理非常有利。這樣，從正射極耦合邏輯電平（PECL）器件和電平轉(zhuǎn)換器件過來的信號(hào)都接到時(shí)鐘管腳上。另外，與外圍芯片互連時(shí)，必須注意兼容問題，由于本設(shè)計(jì)的外圍I／O電平都是3.3V，只需要I／O電平一致即可。FPGA的PLL供電必須單獨(dú)考慮，由于它是用模擬電路來實(shí)現(xiàn)的，對噪聲比較敏感，所以在設(shè)計(jì)時(shí)，一定要充分考慮對電源的濾波和去耦。其電路圖如圖2所示。

3 存儲(chǔ)電路的設(shè)計(jì)

圖2 PLL模擬供電電路

存儲(chǔ)電路需要保存斷電易失數(shù)據(jù)和完成實(shí)時(shí)數(shù)據(jù)的存儲(chǔ)，根據(jù)這個(gè)需求，需要由兩種不同的存儲(chǔ)器來組成。在設(shè)計(jì)時(shí)，采用FLASH和SDRAM相結(jié)合的存儲(chǔ)方案，F(xiàn)LASH存儲(chǔ)一些斷電需要保存的數(shù)據(jù)，而SDRAM完成實(shí)時(shí)數(shù)據(jù)的存儲(chǔ)。存儲(chǔ)器都涉及存儲(chǔ)容量大小的問題，一定要根據(jù)實(shí)際需求來設(shè)定，不要過大，同時(shí)不能小于所需容量，通過估算，選擇FLASH存儲(chǔ)器3片，型號(hào)為：SST39VF3201－7 0－4C－EK，每片的存儲(chǔ)容量為3 2Mbit，3片32Mbit的FLASH足夠滿足雷達(dá)信號(hào)脈沖壓縮處理時(shí)的匹配濾波器系數(shù)、動(dòng)目標(biāo)指示（MTI）處理時(shí)雜波加權(quán)系數(shù)、恒虛警率（CFAR）處理時(shí)的對數(shù)表以及一些函數(shù)求值需求。選擇4片SDRAM，型號(hào)K4S641632N－LC／L75，每片存儲(chǔ)容量為64Mbit?？梢詽M足MTI處理時(shí)作為周期延遲器件、動(dòng)態(tài)雜波圖的存儲(chǔ)和高速實(shí)時(shí)信號(hào)處理時(shí)的數(shù)據(jù)暫存等功能。

EP2C70有622個(gè)I／O管腳，使設(shè)計(jì)的靈活性大大增強(qiáng)，在與FLASH互聯(lián)電路設(shè)計(jì)時(shí)，將FPGA的普通I／O管腳與FLASH的除電源和功能之外的管腳連接，這樣，在后續(xù)的FLASH控制器程序編寫時(shí)，只需要嚴(yán)格按照FLASH的工作時(shí)序編寫相應(yīng)的程序即可。另外，電源要按照正確的電壓進(jìn)行供給。SDRAM與EP2C70的互連電路設(shè)計(jì)基本上與FLASH一致，在此就不重復(fù)。由于EP2C70與FLASH和SDRAM互連的管腳較多，電路圖設(shè)計(jì)時(shí)采用網(wǎng)絡(luò)標(biāo)號(hào)，而不用引線。

4 A／D轉(zhuǎn)換和D／A轉(zhuǎn)換的設(shè)計(jì)

電路板中設(shè)計(jì)模擬／數(shù)字（A／D）是因?yàn)閺慕邮諜C(jī)過來的信號(hào)是模擬信號(hào)，而信號(hào)處理板處理的是數(shù)字信號(hào)，需要將接收機(jī)過來的模擬信號(hào)轉(zhuǎn)變?yōu)閿?shù)字信號(hào)。A／D器件性能的好壞會(huì)對后續(xù)的信號(hào)處理、數(shù)據(jù)處理和終端數(shù)據(jù)處理產(chǎn)生很大影響，因此在設(shè)計(jì)時(shí)必須高度重視。多功能雷達(dá)信號(hào)處理板用的是AD6640模數(shù)轉(zhuǎn)換器，它是AD公司生產(chǎn)的12位轉(zhuǎn)換器，采樣速率能滿足需求，功耗也不大。通過查詢器件手冊得知此A／D轉(zhuǎn)換器所能轉(zhuǎn)換的信號(hào)電平有一定的范圍，而接收機(jī)信號(hào)電平有可能不滿足此要求，如果不采取措施，處理結(jié)果就可能出現(xiàn)偏差，所以需要用一器件來完成信號(hào)幅度的調(diào)整，這時(shí)用的是運(yùn)放器件，通過運(yùn)放處理，信號(hào)再送入A／D轉(zhuǎn)換器，就可以有效地進(jìn)行轉(zhuǎn)換。A／D轉(zhuǎn)換器的設(shè)計(jì)要點(diǎn)之一就是要處理接收信號(hào)的幅度問題，其它電路的設(shè)計(jì)只要按照手冊中的要求來完成即可。

信號(hào)處理的結(jié)果需要在示波器上直接顯示出來，以便于設(shè)計(jì)人員和使用人員查看處理效果，因此，多功能雷達(dá)信號(hào)處理板需要數(shù)模／轉(zhuǎn)換器。雷達(dá)信號(hào)處理機(jī)由10塊左右的多功能雷達(dá)信號(hào)處理板組成，為了在單個(gè)多功能信號(hào)處理板和雷達(dá)信號(hào)處理機(jī)上能同時(shí)觀察到信號(hào)波形顯示，因此，數(shù)／模轉(zhuǎn)換器需要是一個(gè)雙通道器件，而AD公司有一器件為AD9767器件，它是一個(gè)高速、雙通道數(shù)／模轉(zhuǎn)換器，可以較好地滿足設(shè)計(jì)需求，因此就選擇這種芯片。模／數(shù)轉(zhuǎn)換器和數(shù)／模轉(zhuǎn)換器電路都是模數(shù)混合電路，在原理圖和印刷電路板（PCB）設(shè)計(jì)時(shí)，必須重點(diǎn)考慮模擬地和數(shù)字地的分割問題，如果處理不好，會(huì)產(chǎn)生很大干擾。

5 單片機(jī)和電源電路設(shè)計(jì)

5.1 單片機(jī)電路設(shè)計(jì)

雖然FPGA信號(hào)處理能力比較強(qiáng)，但對采集到的數(shù)據(jù)處理能力較差，故需要將其采集到的數(shù)據(jù)送到其他單片機(jī)系統(tǒng)來實(shí)現(xiàn)數(shù)據(jù)的處理功能。這樣，信號(hào)處理板中加入單片機(jī)，使信號(hào)處理板的功能更加完善。單片機(jī)的型號(hào)為：C8051F020，它最明顯的優(yōu)點(diǎn)是控制作用非常強(qiáng)。單片機(jī)設(shè)計(jì)最主要的目的是使處理板的控制更加方便、高效，通過先進(jìn)的界面程序來控制整個(gè)處理板的工作，使操作人員不必掌握信號(hào)處理板的內(nèi)部構(gòu)造，就可以通過計(jì)算機(jī)上的圖形界面對信號(hào)處理機(jī)進(jìn)行非實(shí)時(shí)的控制。在硬件電路設(shè)計(jì)中，單片機(jī)有2個(gè)問題需要重視：（1）復(fù)位電路的設(shè)計(jì)，由于單片機(jī)內(nèi)部的特殊功能寄存器控制各個(gè)功能部件正常工作，因此單片機(jī)工作時(shí)都需要進(jìn)行復(fù)位控制，并且復(fù)位只能在外部進(jìn)行；（2）由于單片機(jī)有A／D采樣器，要注意模擬地和數(shù)字地的設(shè)計(jì)問題。一些參考資料中的復(fù)位電路不是太過簡單就是太過復(fù)雜，由于信號(hào)處理板中有FPGA器件，所以，設(shè)計(jì)中就充分利用FPGA的優(yōu)點(diǎn)進(jìn)行復(fù)位電路的設(shè)計(jì)，先通過阻容（RC）設(shè)計(jì)一個(gè)簡單的復(fù)位電路，使其通過FPGA轉(zhuǎn)換，就可以控制復(fù)位時(shí)間的長短，使單片機(jī)正常復(fù)位。模擬地和數(shù)字地的設(shè)計(jì)可以參考A／D和D／A的設(shè)計(jì)。由于單片機(jī)需要調(diào)試程序，因此，設(shè)計(jì)時(shí)增添了1個(gè)JTAG口，方便單片機(jī)的控制，與FPGA互連時(shí)，只與FPGA的普通I／O接口連接，并且其自身電源和地線要單獨(dú)設(shè)計(jì)。

5.2 電源設(shè)計(jì)

由于信號(hào)處理板是電子器件，而每個(gè)器件的正常工作都離不開電源的支撐，因此，電源也是設(shè)計(jì)中的一個(gè)難點(diǎn)。由于是多個(gè)元器件構(gòu)成的系統(tǒng)，并且每個(gè)器件所需的電壓標(biāo)準(zhǔn)又不一樣，并且器件工作在不同頻率時(shí)，功耗也不一樣，同時(shí)還有模擬電源和數(shù)字電源，另外，在設(shè)計(jì)中必須充分考慮器件間的相互影響。多功能雷達(dá)信號(hào)處理板需要的電源電壓類型主要有：數(shù)字電壓1.2V，3.3V，模擬電壓5V。如果電源選擇不當(dāng)，輸出的電流、功率不夠，會(huì)使元器件不能正常工作，嚴(yán)重時(shí)會(huì)損壞器件，因此選擇電源時(shí)必須進(jìn)行仿真和估算，并對得出的結(jié)果適當(dāng)放寬，最終確定電源的選擇。

電源型號(hào)確定之后，必須考慮電源的散熱和濾波問題，散熱在做PCB設(shè)計(jì)時(shí)予以考慮，而濾波則以并聯(lián)電容加以解決。為了正常觀測電源是否正常工作，則串聯(lián)一個(gè)發(fā)光二極管，用以顯示電源是否正常工作。下面給出一個(gè)模擬±5V電源的電路圖，如圖3所示。

圖3 模擬＋5V電路電路

6 其它電路設(shè)計(jì)

6.1 時(shí)鐘電路設(shè)計(jì)

時(shí)鐘和復(fù)位的設(shè)計(jì)關(guān)系到模塊內(nèi)的各個(gè)芯片能否協(xié)調(diào)工作，雖然現(xiàn)在的雷達(dá)基本上是全相參雷達(dá)，但在設(shè)計(jì)單板測試時(shí)，還必須有晶振。因此采用下列設(shè)計(jì)方案：正常工作時(shí)采用外部時(shí)鐘，單板調(diào)試時(shí)采用處理板上的50M的晶振，另外還要設(shè)計(jì)1個(gè)晶振用于完成與計(jì)算機(jī)通信時(shí)的時(shí)鐘，這個(gè)用44.236 8MHz晶振。單片機(jī)的復(fù)位前面已介紹，EP2C70復(fù)位電路只需要設(shè)計(jì)個(gè)復(fù)位開關(guān)電路即可。

6.2 電平轉(zhuǎn)換和倍頻電路設(shè)計(jì)

信號(hào)處理板與計(jì)算機(jī)和外圍器件需要通信，由于不兼容的電平標(biāo)準(zhǔn)之間不能進(jìn)行，因此，需要有電平轉(zhuǎn)變裝置來解決這個(gè)問題。選用MAXIM公司的MAX3232CSE＋，該器件可滿足2個(gè)串口通信，并與計(jì)算機(jī)連接，通過計(jì)算機(jī)進(jìn)行控制。電路圖如圖4所示。

圖4 RS－232與LVTTL電平轉(zhuǎn)換電路

在信號(hào)處理過程中，有時(shí)接收到的信號(hào)為差分信號(hào)，因此需低電壓（LV）TTL／LVCOMS轉(zhuǎn)換器，用于高質(zhì)量的時(shí)鐘信號(hào)的處理。這里選用的轉(zhuǎn)換器型號(hào)為：MC100EPT21D，通過這個(gè)器件的差分信號(hào)不僅干擾小，而且基本無抖動(dòng)，這就確保了信號(hào)的質(zhì)量。PECL信號(hào)是通過跳線連接到MC100EPT21D上，然后再接到EP2C70時(shí)鐘管腳上，如圖5所示。

圖5 差分電平轉(zhuǎn)換電路

另外，還要考慮微動(dòng)開關(guān)電路的設(shè)計(jì)，它主要用于狀態(tài)控制。顯示電路主要是用發(fā)光二極管，用作狀態(tài)指示。由于EP2C70芯片有1個(gè)最低倍頻值，頻率如果低于這個(gè)值，鎖相環(huán)是不能進(jìn)行倍頻工作的，為了充分利用鎖相環(huán)的分頻和倍頻功能，需要在EP2C70處外接1個(gè)倍頻器，這樣，低于10MHz的時(shí)鐘頻率可以通過外部倍頻器倍頻后再送入EP2C70的時(shí)鐘管腳。電路如圖6所示。

圖6 倍頻電路

7 結(jié)束語

本文給出了多功能信號(hào)處理模塊的設(shè)計(jì)框圖，并對多功能雷達(dá)信號(hào)處理板的主芯片EP2C70和輔助外圍芯片的選擇和設(shè)計(jì)理念作了說明，解決了元器件之間的電氣互聯(lián)問題。

［1］何明亮，楊輝.通用雷達(dá)信號(hào)處理模塊的研制和展望［J］.電子工程，2006（3）：21－25.

［2］王瑾，王剛.基于FPGA的通用雷達(dá)信號(hào)處理模塊［J］.電子工程，2005（2）：15－18.