陳艷麗

(中國(guó)電子科技集團(tuán)公司第五十四研究所,河北石家莊050081)

0 引言

參數(shù)可變調(diào)制器已有一些研究成果,如文獻(xiàn)[1]中提到其設(shè)計(jì)的智能型調(diào)制器,其速率在2.4～64 ksps變化,用2片DSP芯片和FPGA實(shí)現(xiàn);文獻(xiàn)[2]中提到的參數(shù)可變調(diào)制器,其速率在 2.4～2 048 ksps變化,用2片 EPLD實(shí)現(xiàn),總體來(lái)說(shuō)調(diào)制速率比較低,電路比較復(fù)雜。下面介紹的參數(shù)逐突發(fā)可變調(diào)制器,調(diào)制速率范圍為 64～8 192 ksps,且64 ksps步進(jìn),采用一片F(xiàn)PGA和DDS實(shí)現(xiàn),調(diào)制速率覆蓋范圍寬,實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單。可變參數(shù)多,具有一定的靈活性和通用性,可支持MF-TDMA通信系統(tǒng)。

1 總體結(jié)構(gòu)

參數(shù)逐突發(fā)可變調(diào)制器硬件電路主要采用一片Altera公司的FPGA芯片和AD公司的DDS芯片實(shí)現(xiàn),電路設(shè)計(jì)簡(jiǎn)單,總體結(jié)構(gòu)如圖1所示。圖1中框內(nèi)為參數(shù)逐突發(fā)可變調(diào)制器的軟件實(shí)現(xiàn)部分,采用對(duì)突發(fā)數(shù)據(jù)進(jìn)行數(shù)據(jù)處理后,進(jìn)行成形濾波的方法,并在基帶數(shù)據(jù)中加入了數(shù)字高斯白噪聲。

圖1 參數(shù)逐突發(fā)可變調(diào)制器結(jié)構(gòu)

其中接口控制單元允許用戶通過(guò)控制接口改寫(xiě)寄存器,對(duì)調(diào)制器的參數(shù)進(jìn)行選擇和設(shè)置,以實(shí)現(xiàn)多項(xiàng)參數(shù)逐突發(fā)可變;系統(tǒng)時(shí)鐘生成單元產(chǎn)生DDS的參考時(shí)鐘、根據(jù)控制寄存器的速率產(chǎn)生DDS的頻率控制字并對(duì)DDS產(chǎn)生的高倍符號(hào)鐘進(jìn)行分頻處理;在突發(fā)工作模式下,由突發(fā)時(shí)序控制單元控制數(shù)據(jù)處理單元工作,對(duì)進(jìn)行CRC校驗(yàn)、加擾、編碼后組成突發(fā)數(shù)據(jù)幀結(jié)構(gòu)的突發(fā)數(shù)據(jù)進(jìn)行緩存,按一定的控制時(shí)序控制突發(fā)數(shù)據(jù)在相應(yīng)的參數(shù)下輸出,經(jīng)成形后加入高斯白噪聲送入D/A進(jìn)行數(shù)模轉(zhuǎn)換;高斯白噪聲生成器產(chǎn)生的數(shù)字噪聲帶寬根據(jù)符號(hào)速率的變化而動(dòng)態(tài)改變,且信噪比可控。

該數(shù)字突發(fā)調(diào)制器逐突發(fā)可變參數(shù)多,實(shí)現(xiàn)通用化、綜合化。采用數(shù)字的方法,在調(diào)制器內(nèi)集成了多種調(diào)制功能:突發(fā)、連續(xù)、跳頻工作模式可變;調(diào)制速率、調(diào)制頻率、輸出功率逐突發(fā)可變;卷積、Turbo、LDPC編碼方式逐突發(fā)可變;滾降系數(shù)逐突發(fā)可變;數(shù)字噪聲帶寬,信噪比逐突發(fā)可變。逐突發(fā)可變參數(shù)多使得調(diào)制器的設(shè)計(jì)復(fù)雜度大大增加。

2 參數(shù)逐突發(fā)可變?cè)O(shè)計(jì)與實(shí)現(xiàn)

調(diào)制速率在64～8 192 ksps范圍內(nèi)128級(jí)變化,且逐突發(fā)可變。這就對(duì)主時(shí)鐘提出了很高要求,要求主時(shí)鐘工作頻率范圍寬,具有極高的頻率分辨率和轉(zhuǎn)換速度。同時(shí),為了適應(yīng)可變碼速率的調(diào)制使用了內(nèi)插技術(shù),由于調(diào)制的符號(hào)速率變化很大,內(nèi)插因子的變化范圍也很大,導(dǎo)致高內(nèi)插因子的內(nèi)插濾波器設(shè)計(jì)復(fù)雜。

2.1 速率可變?cè)O(shè)計(jì)

采用AD公司的DDS芯片AD9952實(shí)現(xiàn)變速率功能。根據(jù)直接數(shù)字頻率合成技術(shù)的工作原理:在系統(tǒng)時(shí)鐘的控制下,通過(guò)相位累加器實(shí)現(xiàn)瞬時(shí)相位的累加,把相位累加器的輸出作為地址對(duì)正弦查詢表尋址,使之輸出相應(yīng)的幅度值,完成相位到幅度的轉(zhuǎn)換,經(jīng)過(guò)DAC得到相應(yīng)的階梯波,最后經(jīng)過(guò)低通濾波器即可得到所需要的波形。而輸出頻率fout與累加相位增量K(即頻率控制字)有著簡(jiǎn)單的線性關(guān)系,即

式中,N為頻率控制字的位寬;fclk為系統(tǒng)時(shí)鐘基準(zhǔn)頻率。在該設(shè)計(jì)中,AD9952的位寬為32,FPGA提供的20 MHz差分參考時(shí)鐘在DDS內(nèi)部進(jìn)行16倍倍頻,產(chǎn)生320 MHz的系統(tǒng)時(shí)鐘。根據(jù)以上線性關(guān)系,只需配置頻率控制字DDS即可產(chǎn)生調(diào)制速率的高倍時(shí)鐘即主時(shí)鐘。假設(shè)主時(shí)鐘為32.768 MHz,那么通過(guò)分頻就可以生成64～8192 ksps的8級(jí)符號(hào)速率,其他速率需要同時(shí)配置DDS頻率控制字更改主時(shí)鐘和分頻生成。

2.2 高倍可變內(nèi)插濾波器設(shè)計(jì)

可變內(nèi)插因子的算法采用先補(bǔ)0將序列的輸出采樣率提高到固定的頻段內(nèi),然后進(jìn)行低通濾波的辦法。采用辛格函數(shù)內(nèi)插方法對(duì)成形后的數(shù)字信號(hào)進(jìn)行內(nèi)插。根據(jù)內(nèi)插理論,得到辛格函數(shù)內(nèi)插濾波器的內(nèi)插響應(yīng)方程為:

式中,h(t)為理想濾波器的低通響應(yīng);y(T)為被恢復(fù)重建的信號(hào);x(nT)為輸入采樣序列,T為輸入序列的采樣周期。

在有限區(qū)域內(nèi)對(duì)辛格函數(shù)截?cái)嗪筮M(jìn)行非理想內(nèi)插,例如-M～M-1。一般取M=4,即8個(gè)碼元,就可以得到較好的內(nèi)插性能和內(nèi)插精度。將濾波器的系數(shù)進(jìn)行13位量化后,分別存入8組ROM中。由于濾波器系數(shù)具有對(duì)稱性的特點(diǎn),所以實(shí)際只需要4組ROM進(jìn)行運(yùn)算。通過(guò)控制調(diào)制速率,產(chǎn)生相應(yīng)內(nèi)插的濾波系數(shù)。輸入信號(hào)在采樣時(shí)鐘的控制下進(jìn)行移位,與濾波系數(shù)進(jìn)行乘加運(yùn)算,由于成形濾波器的輸入信號(hào)只有0和1兩種,對(duì)于平衡輸出,相當(dāng)于±1,因此內(nèi)插濾波器中可以不出現(xiàn)乘法,只用加法即可實(shí)現(xiàn)。

內(nèi)插濾波器的工作速度取決于數(shù)據(jù)的采樣時(shí)鐘(即主時(shí)鐘)。通過(guò)控制調(diào)制速率,可以使濾波器的工作速率隨調(diào)制速率和采樣時(shí)鐘變化,濾波器的工作速率等于N倍調(diào)制速率,N即為內(nèi)插倍數(shù)。針對(duì)調(diào)制速率變化范圍大的特點(diǎn),可以根據(jù)上述關(guān)系對(duì)調(diào)制速率、內(nèi)插因子和采樣時(shí)鐘進(jìn)行分段設(shè)計(jì),如表1所示。

表1 調(diào)制速率、內(nèi)插因子與采樣時(shí)鐘的關(guān)系表

對(duì)于符號(hào)速率64 ksps的調(diào)制,進(jìn)行512倍內(nèi)插;對(duì)于128 ksps的調(diào)制,進(jìn)行256倍內(nèi)插;對(duì)于128～256 ksps的調(diào)制,進(jìn)行 128倍內(nèi)插;對(duì)于4 096～8 192 ksps的調(diào)制,進(jìn)行4倍內(nèi)插,實(shí)現(xiàn)了內(nèi)插因子從4～512倍的8級(jí)變化。

3 測(cè)試結(jié)果分析

參數(shù)逐突發(fā)可變調(diào)制器在一片F(xiàn)PGA內(nèi)實(shí)現(xiàn),將編譯產(chǎn)生的下載文件配置到FPGA中即可進(jìn)行硬件測(cè)試。信息碼長(zhǎng)1 008 bit,采用LDPC(2 016,1/2)編碼,第1組突發(fā)符號(hào)速率為8 192 ksps,第2組突發(fā)符號(hào) 速 率為 4 096 ksps,突 發(fā)間隔100 μ s,在signaltap中用32 768 MHz的采樣時(shí)鐘抓取基帶信號(hào)波形如圖2所示。

圖2 參數(shù)逐突發(fā)可變調(diào)制器測(cè)試結(jié)果

測(cè)試結(jié)果中,突發(fā)基帶信號(hào)2種速率交替發(fā)送,實(shí)現(xiàn)參數(shù)逐突發(fā)可變,滿足設(shè)計(jì)要求。

4 結(jié)束語(yǔ)

上述的參數(shù)逐突發(fā)可變調(diào)制器,調(diào)制速率在64～8 192 ksps范圍內(nèi)128級(jí)變化,可適用于多載波多速率數(shù)據(jù)傳輸,支持多種調(diào)制選項(xiàng),支持突發(fā)、連續(xù)和跳頻多種工作方式。結(jié)構(gòu)簡(jiǎn)單,實(shí)現(xiàn)了基帶全數(shù)字化,是一種通用的高性能突發(fā)調(diào)制器,具有廣闊的應(yīng)用前景。

[1]YU P,LOOKMANn T.Exact Recovery from Masked Chaotic Signal[C].Mini Symposium Cryptography,Toronto;Canadian Applied Mathematics Society,1997:127-145.

[2]晏 堅(jiān),馬正新,楊寶國(guó),等.一種參數(shù)可變的BPSK/QPSK數(shù)字突發(fā)調(diào)制器的ASIC實(shí)現(xiàn)[J].無(wú)線電工程,2001,31(5):49-58.

[3]王建新,吉訓(xùn)生,蔣立平,等.內(nèi)插濾波器及其FPGA實(shí)現(xiàn)[J].電信科學(xué),2001,(12):67-69.