張娟娟，蒲南江

（中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室 山西 太原 030051）

0 引言

本文介紹一種基于FPGA的嵌入式數(shù)據(jù)采集系統(tǒng)的控制電路、數(shù)字信號(hào)處理模塊、信號(hào)的顯示模塊以及接口電路的設(shè)計(jì)。這樣可以將一個(gè)數(shù)據(jù)采集系統(tǒng)做成一個(gè)靈活完整的可編程片上系統(tǒng)SOPC，與以前的專用集成電路(ASIC)相比，SOPC具有更大的靈活性，基于SOPC的設(shè)計(jì)可以充分滿足數(shù)據(jù)采集器高可靠性、靈活性、前端智能化的要求，同時(shí)降低了成本，擁有廣闊的市場(chǎng)前景[4-5]。

1 整體系統(tǒng)框圖

以FPGA為載體構(gòu)建SOPC系統(tǒng)作為控制平臺(tái)，其外圍電路由調(diào)理單元、控制單元、存儲(chǔ)單元、顯示單元組成?？驁D如圖1所示。

圖1 系統(tǒng)原理框圖

控制器控制前置調(diào)理電路、AD采集模塊、FIFO數(shù)據(jù)緩存模塊、Flash存儲(chǔ)器在各自時(shí)序下工作，完成對(duì)每次試驗(yàn)數(shù)據(jù)的采集與存儲(chǔ)。

前置調(diào)理電路：信號(hào)調(diào)理在數(shù)據(jù)采集系統(tǒng)中很重要，不同的輸入信號(hào),所需的前端預(yù)處理技術(shù)不盡相同,通常包括放大、過濾、隔離、激勵(lì)、線性化等，本電路主要完成對(duì)數(shù)據(jù)采集通道和各通道信號(hào)相應(yīng)放大倍數(shù)選擇，滿足AD采集模塊模擬信號(hào)輸入要求。

A/D的控制：控制器根據(jù)AD的工作時(shí)序，控制AD在不同采樣頻率下工作，完成數(shù)據(jù)的采集。

FIFO緩存控制：配合前端AD采集電路，控制緩存器工作時(shí)序，對(duì)數(shù)據(jù)緩存,之后對(duì)數(shù)據(jù)的進(jìn)行處理。

數(shù)據(jù)處理單元：控制器控制時(shí)序、將FIFO中的數(shù)據(jù)進(jìn)行FFT運(yùn)算，將結(jié)果存入存儲(chǔ)單元，以供后續(xù)單元的使用。

顯示單元：將處理過的數(shù)字信號(hào)進(jìn)行頻譜顯示，觀察其頻譜特征和其他的一些特性，以進(jìn)行一些控制措施。

2 系統(tǒng)工作原理與功能實(shí)現(xiàn)

2.1 數(shù)據(jù)處理模塊設(shè)計(jì)

XILINX公司的Spartan 3E 系列的XC3S500E FPGA芯片內(nèi)嵌20個(gè)硬件乘法器，可以實(shí)現(xiàn)FFT算法用以滿足基于FPGA的數(shù)字信號(hào)處理的設(shè)計(jì)方法。FFT的硬件實(shí)現(xiàn)結(jié)構(gòu)如圖2所示。

圖2 FFT實(shí)現(xiàn)流程

圖2是FFT的總體結(jié)構(gòu)框圖主要包括4部分：存儲(chǔ)器、蝶形運(yùn)算單元、控制器、ROM。圖中，蝶形運(yùn)算單元選為基2或者基4運(yùn)算，ROM中存儲(chǔ)的是N點(diǎn)旋轉(zhuǎn)因子?？刂颇K產(chǎn)生所有的控制信號(hào)以及存儲(chǔ)器1和2的讀寫地址、寫使能、運(yùn)算模塊的啟動(dòng)信號(hào)及ROM的讀地址等信號(hào)。存儲(chǔ)器1作為當(dāng)前輸入標(biāo)志對(duì)應(yīng)輸入N點(diǎn)數(shù)據(jù)的緩沖器，存儲(chǔ)器2作為中間結(jié)果存儲(chǔ)器。采用兩個(gè)存儲(chǔ)器可實(shí)現(xiàn)數(shù)據(jù)的流水線操作，即在向存儲(chǔ)器2中寫入數(shù)據(jù)的同時(shí)，可以從存儲(chǔ)器1中讀出下一組的輸入數(shù)據(jù)。

整個(gè)系統(tǒng)的工作流程是：外部輸入數(shù)據(jù)在時(shí)鐘的控制下，寫入存儲(chǔ)器1中，當(dāng)控制器接收到存儲(chǔ)器1準(zhǔn)備就緒的信號(hào)后，控制器使能存儲(chǔ)器1和旋轉(zhuǎn)因子存儲(chǔ)器的讀取信號(hào)，讀出存儲(chǔ)器1中相應(yīng)地址的數(shù)據(jù)與ROM中的旋轉(zhuǎn)因子數(shù)據(jù)進(jìn)行蝶形運(yùn)算;每一級(jí)運(yùn)算的中間結(jié)果都寫入存儲(chǔ)器2中，在圖中各種使能信號(hào)和數(shù)據(jù)的緊密配合下，最后將FFT計(jì)算結(jié)果輸出。蝶形運(yùn)算單元是FFT處理器的基本單元，基2蝶形運(yùn)算單元是由一個(gè)復(fù)數(shù)加法器、一個(gè)復(fù)數(shù)減法器和一個(gè)旋轉(zhuǎn)因子復(fù)數(shù)乘法器組成，所以在FFT中設(shè)計(jì)一個(gè)高效的乘法器可以提高FFT的計(jì)算速度，提高運(yùn)算效率。采用一種高效乘法器算法來設(shè)計(jì)實(shí)現(xiàn)旋轉(zhuǎn)因子復(fù)數(shù)乘法器，由于XILINX公司的FPGA內(nèi)置有高速乘法器模塊，選用其內(nèi)置乘法器來完成乘法運(yùn)算單元的設(shè)計(jì)，調(diào)用CORE Generator核生成器，可以進(jìn)行FFT的設(shè)計(jì)。經(jīng)過處理的數(shù)據(jù)通過FPGA控制顯示被采集的信號(hào)的頻譜特征曲線或者其他特征數(shù)據(jù)。

2.2 顯示單元

為了能夠?qū)Σ杉男盘?hào)的頻譜進(jìn)行實(shí)時(shí)顯示，需要將經(jīng)過處理的數(shù)據(jù)直接送入液晶進(jìn)行顯示。一般采用單片機(jī)進(jìn)行控制，而且現(xiàn)在大多數(shù)液晶的控制器支持復(fù)雜的指令，也更適合在單片機(jī)下使用。但是液晶的讀寫本身就受時(shí)序的控制，這就為使用FPGA控制提供了方便，也就是說，無(wú)論哪種類型液晶，只要明白了液晶控制的時(shí)序，就很容易控制它。對(duì)于液晶顯示方式，先計(jì)算出波形在液晶屏幕的位置，通過對(duì)液晶的操作時(shí)序，將所需顯示的像素點(diǎn)一個(gè)個(gè)顯示到液晶屏上，當(dāng)一屏顯示結(jié)束時(shí)就有完整的波形顯示出來。本設(shè)計(jì)中采用分辨率為320×240的單色液晶顯示屏就可以達(dá)到設(shè)計(jì)中顯示所采集的信號(hào)頻譜曲線的目的。

顯示單元采用分辨率為320×240一種單色液晶模塊可以用來進(jìn)行頻譜顯示。由于本設(shè)計(jì)中FPGA所要控制的外設(shè)LCD不是較為常用的外設(shè)器件。因此，在EDK集成開發(fā)環(huán)境中，Xilinx并未提供與其相應(yīng)的外設(shè)控制IP核。這就要求設(shè)計(jì)員自己開發(fā)滿足設(shè)計(jì)需求的外設(shè)IP核，使FPGA內(nèi)的MicroBlaze處理器軟核通過總線能夠?qū)崿F(xiàn)對(duì)外部芯片的控制和讀寫數(shù)據(jù)。

2.3 應(yīng)用程序設(shè)計(jì)

傳統(tǒng)的嵌入式系統(tǒng)在程序設(shè)計(jì)上一般采用的是前后臺(tái)方式或超循環(huán)方式。對(duì)于簡(jiǎn)單的應(yīng)用，這種前后臺(tái)方式是可以滿足需求的，但是隨著應(yīng)用的復(fù)雜化，系統(tǒng)可能要同時(shí)監(jiān)測(cè)/控制多個(gè)外部設(shè)備，要求較高的實(shí)時(shí)性，有多個(gè)任務(wù)要處理。如果在系統(tǒng)軟件設(shè)計(jì)上仍然采用上述的傳統(tǒng)方式，就會(huì)出現(xiàn)兩個(gè)比較突出的問題。一是中斷響應(yīng)，一般為了保證某一項(xiàng)重要任務(wù)的實(shí)時(shí)性，就必須在ISR中進(jìn)行較為復(fù)雜的處理，這樣一來就要考慮代碼重入、系統(tǒng)硬件堆棧溢出等問題。二是任務(wù)多，要考慮的各種可能性也多，各種資源調(diào)度不當(dāng)就會(huì)造成共享數(shù)據(jù)的不一致，降低系統(tǒng)的可靠性，同時(shí)程序量也加大。

解決這些問題的最好方法就是使用嵌入式實(shí)時(shí)操作系統(tǒng)RTOS。使用RTOS可以有效的對(duì)多個(gè)任務(wù)進(jìn)行調(diào)度，對(duì)各個(gè)任務(wù)賦予不同的優(yōu)先級(jí)可以保證緊急任務(wù)得到及時(shí)響應(yīng)。RTOS也體現(xiàn)了一種新的應(yīng)用程序設(shè)計(jì)思想和開放的框架，降低了程序的復(fù)雜度和開發(fā)周期。系統(tǒng)采用uC/OS-II實(shí)時(shí)操作系統(tǒng)。

3 實(shí)驗(yàn)結(jié)果分析

實(shí)驗(yàn)過程由信號(hào)發(fā)生器產(chǎn)生信號(hào)，系統(tǒng)對(duì)信號(hào)的采集圖像如圖3所示。實(shí)驗(yàn)驗(yàn)證得到系統(tǒng)最高采樣速度能達(dá)到12MB/s。且能夠?qū)y(cè)量數(shù)據(jù)無(wú)失真還原，并實(shí)現(xiàn)了四通道波形同時(shí)顯示，分別控制的功能。該模塊能更方便、更直觀的完成波形的比較。

圖3 實(shí)驗(yàn)波形

4 結(jié)論

本文介紹了一種基于FPGA的嵌入式數(shù)據(jù)記錄儀的實(shí)現(xiàn)方法，該記錄儀能有效進(jìn)行高速高精度存儲(chǔ)測(cè)試，能夠方便、可靠地實(shí)現(xiàn)對(duì)武器系統(tǒng)參數(shù)的測(cè)試，充分發(fā)揮存儲(chǔ)測(cè)試技術(shù)所具有的無(wú)需引線、抗干擾能力強(qiáng)的優(yōu)點(diǎn)，是解決高溫、高沖擊、高壓環(huán)境下參數(shù)測(cè)試的先進(jìn)手段，值得大力推廣應(yīng)用。

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