高雪蓮，陳銀紅，雷曉明

（華北電力大學(xué)電氣與電子工程學(xué)院，北京 102206)

1 引言

隨著電子產(chǎn)品芯片復(fù)雜度不斷提高，噪聲容限、功耗和特征尺寸不斷降低，同時(shí)隨著互連線所傳輸?shù)拿}沖信號(hào)擴(kuò)展到微波、毫米波頻段，互連線已不能簡(jiǎn)單視為無(wú)電阻、無(wú)電容、無(wú)電感的金屬導(dǎo)線。在高頻或交流的情況下，信號(hào)的波長(zhǎng)已與互連線的尺寸處于同一數(shù)量級(jí)，信號(hào)脈沖在互連線上呈現(xiàn)明顯的波動(dòng)效應(yīng)。因此，在現(xiàn)代高速大規(guī)模集成電路系統(tǒng)中，封裝結(jié)構(gòu)尤其是互連線系統(tǒng)對(duì)整個(gè)電路系統(tǒng)電特性的影響日趨明顯，對(duì)互連、封裝結(jié)構(gòu)電特性的分析在整個(gè)高速集成電路系統(tǒng)的分析和設(shè)計(jì)中占有越來(lái)越重要的地位。

2 建模與仿真

本仿真首先采用基于有限元法（Finite Element Method，F(xiàn)EM）的三維電磁場(chǎng)軟件Ansoft Q3D，建立不同管腳電壓輸入時(shí)芯片管腳的三維物理模型，然后對(duì)模型劃分網(wǎng)格，利用有限元法進(jìn)行分析，得到精確的電容電感矩陣參數(shù)；接著采用參數(shù)提取方法提取部分等效管腳參數(shù)值；最后，利用優(yōu)化仿真功能不斷改進(jìn)參數(shù)得到較理想的結(jié)果。

2.1 建立模型

首先需要建立不同管腳電壓輸入時(shí)芯片管腳的三維物理模型。IC封裝的互連線封裝外殼模型由基板（host_board）、填充材料板（trans_board）、地（trans_gnd）、引線（pin）、封裝外殼（body）、上下壓焊塊（hpad，tpad）等部分構(gòu)成，各個(gè)部分的結(jié)構(gòu)尺寸和材料參數(shù)的設(shè)定參見(jiàn)表1。

表1 互連線各個(gè)部分尺寸和材料設(shè)定參數(shù)

由于該模型具有對(duì)稱性，所以本實(shí)驗(yàn)選取模型的四分之一建立。通過(guò)確定芯片封裝結(jié)構(gòu)尺寸，定義模型的材料屬性（電導(dǎo)率、電介質(zhì)常數(shù)、磁介質(zhì)電常數(shù)及電介質(zhì)損耗參數(shù)）以及模型的布爾運(yùn)算，最終完成Q3D有限元模型的建立，圖1（a）和（b）分別示出了所建立模型的透視圖及側(cè)視圖。

2.2 模型分析

Ansoft Q3D Extractor將所建立的模型自動(dòng)劃分為若干個(gè)節(jié)點(diǎn)，節(jié)點(diǎn)相互連接形成網(wǎng)格，每個(gè)網(wǎng)格可以稱為一個(gè)有限元。對(duì)模型進(jìn)行合理的網(wǎng)格劃分才能保證用較少的計(jì)算資源和時(shí)間得到高頻下芯片電容、電感矩陣分布等有價(jià)值的數(shù)據(jù)，封裝模型網(wǎng)絡(luò)分配圖如圖2所示。

在完成網(wǎng)絡(luò)分配的工作后，需要對(duì)提取線路兩端口的網(wǎng)絡(luò)源端（Source）和末端（Sink）進(jìn)行設(shè)置，因?yàn)樵摬僮鲿?huì)影響信號(hào)流及表面電流密度場(chǎng)的方向，從而影響互感的正負(fù)值。本文將臨近芯片的下接合墊Tpad定義為源端，上接合墊Hpad定義為末端（Sink）。

圖1 封裝模型透視圖（a）及側(cè)視圖（b）

圖2 模型網(wǎng)格分配圖

2.3 參數(shù)提取

通過(guò)對(duì)芯片不同管腳施加高低電平，預(yù)測(cè)產(chǎn)生的電容、電感，進(jìn)而減小矩陣規(guī)模，對(duì)矩陣進(jìn)行優(yōu)化，可得到較好的電容電感的矩陣參數(shù)及表面電流密度場(chǎng)。本實(shí)驗(yàn)在100MHz和1GHz的頻率下分別提取同一根引線（pin14）的RLC參數(shù)，實(shí)驗(yàn)數(shù)據(jù)如表2所示。由表2可知，隨著頻率的提高，由于趨膚效應(yīng)和介質(zhì)的耗散因子存在，傳輸線上的交流電阻值增大，電感減小。

表2 100MHz 和1GHz頻率下引線的RLC參數(shù)

對(duì)電源進(jìn)行編輯，可得到不同電源分配狀態(tài)下各管腳的電容分布，如圖3。由圖3可以看出管腳電平設(shè)置為高電平時(shí)的電容值大，管腳為低電平時(shí)的電容值小，多根相鄰高電平引線間的互電容效應(yīng)十分明顯。本實(shí)驗(yàn)產(chǎn)生的電容密度范圍為3.2920～1.4102×103C/m2。圖4為一根高電平引線（pin14）上交流場(chǎng)表面電流密度分布矢量圖。

圖3 各管腳的電容分布

圖4 交流場(chǎng)表面電流密度分布矢量圖

3 互連線信號(hào)完整性分析

通過(guò)對(duì)該封裝模型的同一根引線在100MHz和1GHz下進(jìn)行參數(shù)三維的提取計(jì)算，在得到RLC值后，可對(duì)關(guān)鍵的信號(hào)線路（如時(shí)鐘和高速信號(hào)控制線）和最長(zhǎng)信號(hào)線進(jìn)行仿真分析，從而驗(yàn)證頻率與信號(hào)完整性之間的關(guān)系。

結(jié)合Multisim軟件，根據(jù)所提取的參數(shù)建立一個(gè)單根引線（pin14）的Ⅱ端口等效電路，其中R1為傳輸線的特性阻抗50Ω，R2、L1和C1分別為引線在相應(yīng)頻率下提取的自電阻、自電容和自電感，V1為方波信號(hào)源，如圖5所示。

圖5 Ⅱ端口等效電路圖

我們首先將信號(hào)源設(shè)為頻率為100MHz、電壓為5V的方波，通過(guò)示波器我們可以觀察節(jié)點(diǎn)2（node 2）處的輸出波形，如圖6所示。 接著我們將信號(hào)源頻率提高到1GHz，并將Ⅱ端口等效電路RLC變換到1GHz下的對(duì)應(yīng)參數(shù)，輸出波形如圖7所示。

通過(guò)比對(duì)上述兩組實(shí)驗(yàn)，可以明顯觀察到，100MHz的頻率下，信號(hào)沒(méi)有出現(xiàn)失真，而當(dāng)信號(hào)頻率提高到1GHz時(shí)，信號(hào)出現(xiàn)明顯失真，既在1GHz的時(shí)鐘頻率下信號(hào)已無(wú)法完整地通過(guò)引線，此時(shí)必須要繼續(xù)優(yōu)化設(shè)計(jì)，才能保證系統(tǒng)正常工作。

圖6 100MHz時(shí)信號(hào)的輸出波形

圖7 1GHz時(shí)信號(hào)的輸出波形

4 總 結(jié)

一般來(lái)說(shuō)，在封裝的寄生參數(shù)中，電阻和電導(dǎo)對(duì)信號(hào)的影響較小，電容也只有pF級(jí)，而電感達(dá)到nH級(jí)，對(duì)信號(hào)的完整性影響作用較大，而這種影響在高頻狀態(tài)下更為明顯，所以要優(yōu)化寄生參數(shù)尤其是電感的寄生參數(shù)。在IC產(chǎn)品設(shè)計(jì)初期，封裝設(shè)計(jì)者應(yīng)同步進(jìn)行IC封裝寄生參數(shù)的提取分析，對(duì)封裝外殼和引線管腳的電容、電感進(jìn)行評(píng)估，盡量減少封裝設(shè)計(jì)的寄生參數(shù)，提高器件的工作性能。同時(shí)，芯片的引線和封裝引線位置一旦確定，通過(guò)縮短信號(hào)線長(zhǎng)度或增加信號(hào)線布線寬度等傳統(tǒng)方法優(yōu)化寄生參數(shù)的作用十分有限，因此可充分考慮封裝、PCB和芯片三者協(xié)同設(shè)計(jì)的方法和理念，不斷調(diào)整和優(yōu)化封裝寄生參數(shù)，以期有效改進(jìn)封裝的電特性并降低封裝成本及研發(fā)周期。

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