周佳寧，李榮寬

（電子科技大學電工學院，成都 611731）

1 引言

采樣保持電路是實際應用中的重要單元電路之一[1]，對于高速流水線模數轉換器（Pipeline ADC）更是不可或缺的。采樣保持電路位于流水線模數轉換器的前端，其信號精度和建立速度直接影響整個流水線ADC的分辨率和轉換速率[2]。

本文設計的采樣保持電路采用全差分電容翻轉型結構，能減小其噪聲和功耗。通過下極板采樣技術和適當的時序控制，極大地減小與輸入信號相關的溝道電荷注入和時鐘饋通誤差；采用一種改進的柵壓自舉開關，減小采樣保持電路的非線性失真；設計增益增強型折疊式共源共柵運算放大器，減少由有限增益和不完全建立帶來的誤差。該采樣保持電路在JAZZ 5V、0.6μm BiCMOS工藝下，當采樣頻率為10MHz、輸入信號頻率為1MHz時，仿真得到其無雜散動態(tài)范圍為107.8dB、信號噪聲失真比為87.8dB、總諧波失真比為-105.2dB，滿足12位、10MS/s流水線ADC的精度要求。

2 采樣保持電路結構

采樣保持電路由開關電容電路實現，主要有兩種常用的結構[2]，分別為電荷轉移型（Charge-Transferring）和電容翻轉型（Flip - Around）。

電容翻轉型采樣保持電路的反饋系數為采樣電容與連接在運放輸入節(jié)點的總電容之比。若忽略運放的輸入寄生電容，此時反饋系數約等于1。因此，在相同的閉環(huán)帶寬（即3-dB帶寬）的情況下，相比電荷轉移型結構，其單位增益帶寬可以減小一半，這就意味著能大幅度地降低功耗。同時，更大的反饋系數也減小了接近一半的噪聲[3]。

由于低噪聲、低功耗和節(jié)省面積等方面的優(yōu)勢，流水線ADC前端采用電容翻轉型采樣保持電路，其結構如圖1所示。在采樣周期，開關S1、S2、S3和S4閉合，電容Cs1、Cs2的上極板連接在信號輸入端，其下極板連接在運放的輸入端。在保持周期，開關S9和S10閉合，電容Cs1、Cs2與信號輸入端斷開，同時連接在運放輸出端。無論共模電荷還是差模電荷都將被轉移到輸出端。

圖1 電容翻轉型采樣保持電路原理圖

雖然共模反饋電路將輸出共模強制為一定的值，但是放大器的輸入共模電平將隨著輸入信號共模電平與放大器的輸出共模電平的差值而變化。因此，運算放大器必須具有處理很大的輸入共模變化的能力。

開關的電荷注入和時鐘饋通效應導致的誤差，可以通過兩種方法減小[3]，一是全差分電路的下極板采樣技術，二是控制開關的關斷時序，即開關S3、S4在S1、S2之前斷開。

電容并不引起噪聲，但是對電路噪聲有著直接的影響。開關的導通電阻引入了熱噪聲，當開關斷開時，這個噪聲的瞬時值保存在電容上：

其中K為波爾茲曼常量、T為絕對溫度。

由式（1）可知，采樣電容值越小，熱噪聲就越大，則電路的信噪比（SNR）就會降低；反之，則電路的功耗及芯片面積均會增大。所以采樣電容值需要在信噪比、功耗、速度和芯片面積之間進行折中。

3 柵壓自舉開關

在高速應用中，電路的性能與開關有著密切的關系。以NMOS開關為例，導通電阻如式（2）所示：

μn、Cox是均與工藝相關的參數，分別為電子的遷移率和柵氧化層厚度，W/L是開關管的寬長比。

由文獻[4]可知，與采樣保持電路性能相關的是采樣開關的電阻和線性度，其中電阻值的大小決定電路的工作速度，而電阻的線性度決定其能達到的精度。

采樣開關S1、S2采用柵壓自舉電路，能有效地提高電路的線性度，減少與信號相關的電荷注入誤差。圖2所示的柵壓自舉開關是文獻[5]中提出柵壓自舉開關的改進。

圖2 柵壓自舉開關電路圖

圖2所示為一種簡化的柵壓自舉開關電路，僅需要一個電容，節(jié)省了芯片的面積。引入了并聯的晶體管M11，能有效減小自舉開關的導通電阻，其寬長比約為M10的1/100。當時鐘信號Clk為低電平時，晶體管M7和M8導通，因此晶體管M10和M11關斷。同時，電容C被充電至電源電壓Vdd；當Clk為高電平時，晶體管M2導通，拉低了M6的柵極電壓，使電容C的電荷對晶體管M10的柵極充電并使得晶體管M9和M10導通。此時，晶體管M10的柵源電壓（VGS）獨立于輸入信號，其值約等于電源電壓Vdd。

4 運放優(yōu)化設計

運算放大器是采樣保持電路的核心部分，決定了該電路的精度和建立時間[6,7]，同時也消耗了絕大部分的功耗。

12位、10MS/s 流水線ADC要求運放的增益誤差εgain和線性建立誤差εsettle均小于1/2LSB[8]，可得關于運算放大器的直流增益（A0）和單位增益帶寬（GBW）表達式：

式（3）和（4）中，FS為采樣頻率、f是采樣保持電路的反饋系數，且f≈1。其中式（3）中的線性建立時間約為周期的1/3，這是考慮了轉換速率（SR）的影響。

由式（3）和（4）計算可得，運放所需要的直流增益（A0）和單位增益帶寬（GBW）分別為78dB和43MHz。實際運算放大器直流增益和單位增益帶寬設計時應該留有足夠大的裕量。

從增益、帶寬、共模輸入范圍和功耗等方面綜合考慮，運放采用PMOS作輸入對的折疊式共源共柵結構。為了進一步增加運算放大器的直流增益，采用增益提高結構（Gain-Boosted）和BiCMOS工藝中的NPN管，原理圖如圖3所示。

圖3中，輔助運算放大器引入了新的零極點，可能會導致不穩(wěn)定。假定f1是主運算放大器的單位增益帶寬，f2是輔助運算放大器的單位增益帶寬，f3是主運算放大器的第二個極點頻率，它們之間應該滿足式（5）的關系[9～10]：

式（5）的上限是為了保證運放的穩(wěn)定性，下限是為了避免增加輸出信號的穩(wěn)定時間。主運算放大器和輔助運算放大器的電流比可設定為10:1?？紤]到功耗和增益，差分運算放大器的共模負反饋用對稱的開關電容電路（SC-CMFB）實現。

圖3 增益增強型折疊式共源共柵運放原理圖

5 仿真結果及版圖

在JAZZ 5V、0.6μm BiCMOS工藝條件下，通過Spectre仿真得到運算放大器的幅頻特性曲線如圖4所示。

圖 4 運算放大器的幅頻特性曲線

工藝角TT和溫度27℃下，仿真結果顯示運放的直流增益為98.9dB，單位增益帶寬為81.5MHz，相位裕度為86.9°，滿足設計要求。噪聲分析可知，運放的等效輸入噪聲為

表1 不同工藝角和溫度下運放幅頻特性比較

在不同的工藝角和溫度下，運放的直流增益（A0）、單位增益帶寬（GBW）和相位裕度（PM）仿真得到結果如表1所示。在工藝角和溫度分別為SS和125℃的情況下，運放的增益和單位增益帶寬有一定程度的減小，但仍然滿足由式（3）和（4）計算所需的要求。

在采樣頻率為10MHz、輸入信號頻率為1MHz時，采樣保持電路的差分輸出結果經過快速傅里葉變換（FFT），得到如圖5所示的頻譜。

圖5 ADC輸出信號的頻譜

通過計算可得，該采樣保持電路的信噪比（SNR）、無雜散動態(tài)范圍（SFDR）和總諧波失真比（THD）分別為81.2dB、107.8dB和 -105.2dB。采樣保持電路性能在不同的工藝角和溫度下有著很大的變化，結果如表2所示。

表2 不同工藝角和溫度對電路性能的影響

圖6 系統(tǒng)整體電路版圖

從表2可以看出，在工藝角和溫度分別為SS和125℃的情況下，采樣保持電路的性能最差，這是由于運放的特性此時有了較大幅度的衰減。此時，SNR仍然達到77.5dB，可以達到12.6位的精度。

圖6為包括流水線ADC在內的系統(tǒng)整體版圖，其中采樣保持電路為圖中邊框所標示部分，版圖面積為0.4mm×0.8mm，該部分的功耗為11mW。

6 結論

本文設計了一個應用于12bit、10MHz低功耗的流水線ADC的高性能采樣保持電路。采用了全差分電容翻轉型結構來實現，運用了下極板采樣和適當的時序控制，減小了噪聲、功耗和電荷注入誤差等。設計了增益增強型折疊式共源共柵BiCMOS運算放大器，獲得了較高的直流增益和帶寬，使其在較低的功耗下達到較好的性能，增加了一種改善線性度的柵壓自舉開關。在5V、0.6μm BiCMOS工藝中，當輸入信號頻率為1MHz和采樣頻率為10MHz時，能夠達到87.8dB的信噪比、107.8dB無雜散動態(tài)范圍和-105.2dB總諧波失真比。不同工藝角和溫度情況下的仿真結果表明該電路符合流水線ADC的要求，且其版圖面積和功耗分別為0.4mm×0.8mm 和11mW。

[1] K. R. Stafford, R.A. Blanchard, P.R. Gray. A complete monolithic sample/hold amplifier[J].IEEE J. Solid-State Circuits, 1974, 9（6）: 381-387.

[2] D.A. Johns, K. Martin. Analog Integrated Circuit Design[M]. Toronto: John Wiley & Sons, 1997: 334-365.

[3] A. Boni, A. Pierazzi, C. Morandi. A 10-b 185-MS/s trackand-hold in 0.35-μm CMOS[J]. IEEE J. Solid-State Circuits, 2001, 36:195-203.

[4] 楊斌，殷秀梅，楊華中. 一種高速高精度采樣/保持電路[J]. 半導體學報，2007，28（10）：1642-1646.

[5] A.M. Abo, P.R. Gray. A 1.5V, 10 bits, 14.3-MS/s CMOS pipeline analog-to-digital converter[J]. IEEE J. Solid-State Circuits, 1999, 34:599-606.

[6] F. Centurelli, P. Monsurrò, S. Pennisi, et al. Design Solutions for Sample-and-Hold Circuits in CMOS Nanometer Technologies[J]. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS,2009, 56（6）:459-463.

[7] L. Dai, R. Harjani. CMOS Switched Op-Amp-Based Sample-and-Hold Circuit[J]. IEEE Journal of Solid-State Circuits, 2000, 35（1）:109-113.

[8] He-Gong Wei, U-Fat Chio, Yan Zhu. A Rapid Power-Switchable Track-and-Hold Amplifier in 90nm CMOS [J]. IEEE Transactions on circuits and systems—II: EXPRESS BRIEFS, 2010, 57（1）:16 -20.

[9] Tsung-Sum Lee, Chi-Chang Lu. A 250MHz 11 bit 22mW CMOS low-hold-pedestal fully differential sampleand-hold circuit[J]. Analog Integr Circ Sig Process, 2009,58:105-113.

[10] Razavi, B. Design of a 100MHz 10mW 3V sample- and hold amplifier in digital bipolar technology[J]. IEEE Journal of Solid-State Circuits,1995, 30: 724-730.