何 敏 ，王道平

(第二炮兵工程學(xué)院電子技術(shù)教研室，陜西西安 710025)

如何實現(xiàn)高精度的運動裝置角度和位移測量，一直是系統(tǒng)或設(shè)備設(shè)計中需要解決的關(guān)鍵技術(shù)之一。隨著半導(dǎo)體微電子技術(shù)的迅猛發(fā)展，各種新型器件不斷涌現(xiàn)，其中線陣CCD(Charge Coupled Devices)電荷耦合器件因其所具有的高精度、無接觸、高可靠性等優(yōu)點，應(yīng)用越來越廣泛。

1 總體方案設(shè)計

線陣CCD一般不能直接在測量裝置中使用，因此CCD驅(qū)動信號的產(chǎn)生及輸出信號的處理是設(shè)計高精度、高可靠性和高性價比線陣CCD驅(qū)動模塊的關(guān)鍵[1]。

傳統(tǒng)驅(qū)動CCD的設(shè)計方法使CCD的工作頻率較慢，信號輸出噪聲增大，不利于提高信噪比，不能應(yīng)用于要求快速測量的場合[2]。而用可編程邏輯器件CPLD進行驅(qū)動，則可提高脈沖信號相位關(guān)系的精度，以及提供給CCD驅(qū)動脈沖信號的頻率，而且調(diào)試容易、靈活性高[3]。目前，在工業(yè)技術(shù)中，多采用基于CPLD的驅(qū)動電路實現(xiàn)線陣CCD的驅(qū)動。系統(tǒng)框圖如圖1所示。

圖1 基于CPLD的線陣CCD的驅(qū)動電路

2 硬件設(shè)計

2.1 CPLD的硬件電路的設(shè)計

以CPLD(Complex Programmable Logic Device)器件為核心，設(shè)計線陣CCD的驅(qū)動電路。然后在其基礎(chǔ)上擴展，選擇其他元器件，設(shè)計出與其相配套的電路部分，經(jīng)調(diào)試后組成硬件系統(tǒng)[4-5]。

CPLD的電路由5部分組成，有源晶振向EPM240T100C5N的U1A的IO/GCLK0口輸入時鐘脈沖CLK0，提供了CPLD工作的時鐘脈沖，因為時序邏輯的需要。U1C從JTAG端口中下載程序，U1B的52、54、56、58口輸出脈沖信號。U1D管腳接3.3 V電壓，U1E管腳接地。電路原理如圖2所示。

圖2 CPLD的電路原理圖

2.2 DC/DC模塊的設(shè)計

為得到CPLD所需的電壓，外接電源需要經(jīng)過DC/DC模塊進行轉(zhuǎn)換。為進一步減少輸出紋波，可在輸入輸出端連接一個LC濾波網(wǎng)絡(luò)，電路原理如圖3所示。

圖3 DC/DC模塊的電路原理圖設(shè)計

2.3 穩(wěn)壓模塊的電路設(shè)計

由DC/DC模塊轉(zhuǎn)換的直流電壓，經(jīng)過一個R11電阻和一個發(fā)光二極管接地，發(fā)光二極管指示燈，然后從AMS芯片的Vin端輸入，進入到芯片的內(nèi)部，經(jīng)過一系列的計算，從Vout輸出3.3 V電壓，GND端端口接地。為消除交流電的紋波，電路采用電容濾波，分別用0.1 μF的極性電容和10 μF的非極性電容組成一個電容濾波網(wǎng)絡(luò)。電路原理如圖4所示。

圖4 穩(wěn)壓模塊的電路設(shè)計

2.4 CCD電路設(shè)計

CCD電路采用TCD1500C，它是一個高靈敏度、低暗流、5340像元的線陣圖像傳感器。其像敏單元大小是7 μm×7 μm×7 μm，相鄰像元中心距7μm，像元總長37.38 mm。該傳感器可用于傳真、圖像掃描和OCR。TCD1500C的測量精度和分辨率都很高，并且只需4路驅(qū)動信號:SH、φ、RS、SP[6]。電路原理如圖5所示。

2.5 電平轉(zhuǎn)換的電路設(shè)計

由于CPLD輸出的驅(qū)動脈沖電壓為3.3 V，而CCD工作所需的驅(qū)動脈沖為5 V，所以需要在CPLD和CCD之間加入一個電平轉(zhuǎn)換電路。電路原理如圖6所示。

3 軟件設(shè)計

系統(tǒng)軟件采用Verilog HDL硬件描述語言，按照模塊化的思路設(shè)計，將要完成的任務(wù)分成為多個模塊，每個模塊由一個或多個子函數(shù)完成。這樣能使設(shè)計思路清晰、移植性強，在調(diào)試軟件時容易發(fā)現(xiàn)和改正錯誤，降低了軟件調(diào)試的難度。程序中盡量減少子函數(shù)之間的相互嵌套調(diào)用，這樣可以減少任務(wù)之間的等待時間，提高系統(tǒng)處理任務(wù)的能力[7-8]。主程序如圖7所示。

圖7 主程序流程圖

SH是一個光積分信號，SH信號的相鄰兩個脈沖之間的時間間隔代表了積分時間的長短。光積分時間為5 416個RS周期，對系統(tǒng)時鐘進行光積分的分頻，實現(xiàn)了SH信號脈沖。在光積分階段，SH為低電平，它使存儲柵和模擬移位寄存器隔離，不會發(fā)生電荷轉(zhuǎn)移。時鐘脈沖φ為典型值0.5 MHz時，占空比為50%，占空比是指高電平在一個周期內(nèi)所占的時間比率。它是SH信號和占空比為50%的一個0.5 MHz的脈沖信號疊加，所以0.5 MHz的信號和SH信號通過一個或門，就可以實現(xiàn)φ信號;輸出復(fù)位脈沖RS為1 MHz，占空比1∶3。此外，RS信號和SH、φ信號有一定的相位關(guān)系，通過一個移位寄存器移相，來實現(xiàn)RS脈沖信號。

4 仿真實驗

系統(tǒng)時鐘周期部分設(shè)置為1 ns，正常工作時復(fù)位信號RS為高電平，然后對RS、φ、SH信號進行仿真，結(jié)果如圖8所示。

圖8 QuartusⅡ仿真效果圖

5 結(jié)束語

研究的線陣CCD驅(qū)動電路主要是以CPLD為驅(qū)動中心而設(shè)計，這種方案減少了以往驅(qū)動電路的電路體積大、設(shè)計復(fù)雜、調(diào)試困難等缺點，增加了系統(tǒng)的穩(wěn)定性、可靠性，集成度高且抗干擾能力強。通過對硬件和軟件大量的模擬實驗表明，文中所研究的線陣CCD驅(qū)動脈沖信號能夠滿足CCD工作所需的基本功能，達到了設(shè)計要求。

[1]孟繼軻.基于單片機的線陣CCD驅(qū)動設(shè)計[J].太原科技大學(xué)學(xué)報，2007，28(6):483-486.

[2]萬峰，范世福.以c8051F020為核心的CCD驅(qū)動與采集系統(tǒng)的設(shè)計[J].光學(xué)精密工程，2005，11(13-增):179-182.

[3]李強.基于CPLD技術(shù)的新型線陣CCD TCD1501C的驅(qū)動時序設(shè)計與實現(xiàn)[J].武漢工業(yè)學(xué)院學(xué)報，2007，26(9):63-67.

[4]劉延飛，郭鎖利，王曉戎，等，基于Altera FPGA/CPLD的電子系統(tǒng)設(shè)計及工程實踐[M].北京:人民郵電出版社，2009.

[5]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程[M].北京:北京航空航天大學(xué)出版社，2008.

[6]TOSHIBA.Toshiba CCD linear image sensor CCD charge coupled device TCD1709D [M].Japan:TOSHIBA Conpration，2005.

[7]王開軍，姜宇柏.面向COLD/FPGA的VHDL設(shè)計[M].北京:機械工業(yè)出版社，2007.

[8]胡安.基于CCD的ICP-AES光譜采集方案的設(shè)計與研究[D].吉林:吉林大學(xué)，2005.