胡廣洲 王錦石 鮑慶鵬 李浩茹 王 娟

（東北石油大學(xué)華瑞學(xué)院，黑龍江 哈爾濱 150027）

隨著數(shù)字信號處理技術(shù)的不斷發(fā)展和芯片處理速度的不斷提高，采用數(shù)字中頻技術(shù)的方案越來越成熟。中頻數(shù)字接收機主要由ADC,FPGA組成。其中ADC是模擬和數(shù)字信號處理的橋梁，在很大程度上決定了系統(tǒng)的整體性能。傳統(tǒng)模數(shù)轉(zhuǎn)換電路已難以滿足系統(tǒng)對采樣精度、速率的要求，針對這種情況，本文提出一種新的解決方案，采用AD9230給系統(tǒng)提供高質(zhì)量的采樣精度及速率。

1 高性能模數(shù)轉(zhuǎn)換器AD9230

本系統(tǒng)要處理五路中頻信號，采樣精度為12bit，需采樣速率為200MHz。考慮到系統(tǒng)結(jié)構(gòu)對器件尺寸的要求及采樣精度、速率的要求，本系統(tǒng)選用了ADI公司生產(chǎn)的12bit單通道高性能、低功耗和容易使用的模數(shù)轉(zhuǎn)換器AD9230。該產(chǎn)品轉(zhuǎn)換速率高達250MSPS，為寬帶載波和寬帶系統(tǒng)提供杰出的動態(tài)性能。[1]

它在單芯片內(nèi)集成了包括跟蹤保持（T/H）和基準電壓等所必需功能以提供完整的信號轉(zhuǎn)換解決方案。在1.8V電源供電下，它的功耗僅有425mW。AD9230需1.8V模擬和數(shù)字電源電壓以及一個差分時鐘支持全部功能。其數(shù)字輸出與LVDS（ANSI-644）兼容，它還可提供數(shù)據(jù)時鐘輸出以適合輸出數(shù)據(jù)定時。

AD9230還含有內(nèi)置基準電壓源和采樣保持，兩個并行低壓差分信號(LVDS)輸出模式容易與現(xiàn)場可編程門陣列（FPGA）連接以及雙數(shù)據(jù)速率模式（DDR）將需要的并行輸出數(shù)據(jù)印制線數(shù)量減半。使用DCO來為輸出數(shù)據(jù)提供時鐘，幫助捕捉AD9230的數(shù)據(jù)，它等于采樣時鐘速率。在單數(shù)據(jù)速率模式（SDR），數(shù)據(jù)必須在DCO上升沿獲取。在雙數(shù)據(jù)速率模式（DDR），數(shù)據(jù)必須在DCO下降沿獲取。SDR為默認模式，通過設(shè)置寄存器0x14<3>可以對DDR進行配置。

2 AD9230外圍電路的設(shè)計

中頻數(shù)字接收機采用的是射頻直接帶通采樣，然后把數(shù)據(jù)送入FPGA中，采樣后的數(shù)據(jù)經(jīng)過FPGA的后續(xù)處理，計算出I、Q量。數(shù)字電路軟件具有可編程的靈活性，可現(xiàn)場編程。整個硬件系統(tǒng)僅采用一片F(xiàn)PGA來處理，并采用五片單通道A/D芯片同時同步采樣的運行模式。其中FPGA為主控芯片，通過FPGA對整個系統(tǒng)進行通信和控制，大大提高了系統(tǒng)的運行速度。主要器件型號為：

由于AD9230的輸入信號要求是差分信號，這樣就需要一種能將信號轉(zhuǎn)換成差分信號的電路。如圖1所示。

使用一個寬帶變壓器、匹配電阻及耦合電容的電路，能夠較好的保持高速ADC的高動態(tài)范圍，同時又使增益突起和帶寬降低效應(yīng)減至最小。

圖1 ADT1-1WT連接電路圖

AD9230對模擬輸入的采樣是在時鐘輸入的上升沿進行的，為獲得最佳性能，AD9230采樣時鐘輸入（CLK+和CLK-）應(yīng)采用差分信號。這里采用出色防抖動性能的AD9516系列時鐘驅(qū)動器AD9230提供差分時鐘信號。電路如圖2所示。[2]

圖2 差分PECL采樣時鐘

AD9230具有一個占空因數(shù)穩(wěn)定器(DCS)，可以對未采樣的邊沿重新計時，為內(nèi)部時鐘信號提供額定的50%占空因數(shù)。這樣可以提供寬泛的時鐘占空因數(shù)而不影響AD9230的性能。當啟動DCS時,噪聲和失真性能幾乎是平坦的。根據(jù)系統(tǒng)的要求具體電路連接如圖3所示。

圖3 AD9230外圍電路連接圖

AD9230需要用戶在RBIAS引腳和地面之間放置一個10千歐姆電阻。該電阻應(yīng)具有百分之一的容差，用于設(shè)置ADC內(nèi)核的主電流參考。

PWDN芯片掉電引腳。通過使PWDN為高，AD9230處于待機模式或關(guān)電模式。重置PWDN使之為低可使AD9230回到正常的運行模式。

SCLK/DFS（串行時鐘）用于時ADC呈現(xiàn)的讀寫數(shù)據(jù)同步。SDIO/DCS（串行數(shù)據(jù)輸入/輸出）為一個雙向引腳，允許數(shù)據(jù)發(fā)送或從內(nèi)部ADC內(nèi)存地址寄存器讀取數(shù)據(jù)。

CSB為有效的控制，可啟動或禁止讀寫周期。

RESET器件復(fù)位。

CML引腳提供一個優(yōu)化內(nèi)部偏置電壓的參考基準。

3 測試結(jié)果分析

3.1 時鐘抖動對ADC信噪比的影響

測試時鐘對ADC的性能影響，我們需要獲得輸出信號的SNR。利用Altera公司Quartus軟件中的SignalTap模塊經(jīng)過JTAG接口在FPGA中抓取ADC輸出的實際數(shù)字信號。SignalTap是一種嵌入式邏輯分析儀，系統(tǒng)級軟硬結(jié)合的調(diào)試工具，能夠獲取、顯示可編程片上系統(tǒng)（SOPC）的實時信號，易于觀察硬件和軟件的交互作用，實現(xiàn)更高的精度。通過我們的實踐證明，在FPGA上用這種方法抓取數(shù)字信號更便捷，更準確。

將抓取的ADC實際數(shù)據(jù)導(dǎo)入到MATLAB中，對數(shù)據(jù)進行處理得到ADC輸出數(shù)字信號的幅頻特性，如圖4所示。

圖4 ADC輸出數(shù)字信號的幅頻特性

輸入信號頻率為150MHz，由圖可知，SNR約為65.87dB,滿足系統(tǒng)要求。

結(jié)束語

通過對ADC相應(yīng)參數(shù)的測試，證明AD9230的采樣精度以、速率及其他參數(shù)性能良好。相信不僅在中頻數(shù)字接收機中，對于其他用到高速ADC的系統(tǒng)如數(shù)據(jù)通信、測量測試等領(lǐng)域，這種解決方案也具有很好的應(yīng)用前景。

[1]AD9230AnalogDevicesHandbook.2007.

[2]AD9516AnalogDevicesHandbook.2007.

[3]Altera公司.DataBook,2004.