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        AD9520高速時鐘發(fā)生器在5 Gs/s數(shù)據(jù)采集系統(tǒng)中的應用

        2011-03-28 01:52:48蔡春霞吳瓊之
        電子設計工程 2011年16期
        關鍵詞:分頻器環(huán)路寄存器

        蔡春霞,吳瓊之

        (北京理工大學信息與電子學院,北京100081)

        高速系統(tǒng)時序設計中對時鐘信號的要求非常嚴格,因為所有的時序計算均以恒定的時鐘信號為基準。在高速高分辨率的ADC電路中,如果忽略量化噪聲、熱噪聲、非線性誤差等的影響,僅考慮在時鐘抖動作用下的信噪比:

        其中,J表示時鐘抖動,fin表示輸入信號頻率。由式(1)可知,信噪比與時鐘抖動密切相關[2]。采樣時鐘的微小抖動都將大大降低ADC轉(zhuǎn)換電路的信噪比,使其有效位減小,而采樣時鐘的偏移也將影響兩路ADC之間的正交一致性。高速數(shù)據(jù)采集系統(tǒng)中,ADC在很大程度上決定了系統(tǒng)的整體性能,而它們的性能又受到時鐘質(zhì)量的影響,傳統(tǒng)時鐘電路已難以滿足系統(tǒng)要求的高速、低抖動的特性[3],針對這種情況,文中提出一種新的解決方案,采用AD9520為5 Gs/s數(shù)據(jù)采集系統(tǒng)中的高速ADC提供高質(zhì)量、低抖動、低相位噪聲的時鐘信號,最后給出測試結(jié)果和分析。了2個參考輸入端、1個參考時鐘倍頻器、1個參考時鐘R分頻器,1個整數(shù)N分頻器、1個VCO可編程驅(qū)動器、可調(diào)延遲線和均分為4組的12個LVPECL輸出,當輸出頻率低于250 MHz時,1個LVPECL可當作2個CMOS輸出。AD9520系列的每款芯片均可配合頻率高達2.4 GHz的外部VCO使用,內(nèi)部VCO頻率范圍為2.27~2.65 GHz,工作頻率可高達VCO最大頻率,且每組LVPECL輸出幅度可調(diào)2倍。

        AD9520可選擇內(nèi)部VCO或者CLK作為要分配的時鐘信號源,當內(nèi)部VCO被選為源,則必須使用VCO分頻器。當CLK被選為源,如果CLK頻率低于最大的通道分頻輸入頻率1 600 MHz,則不需要使用VCO分頻器;否則,必須使用VCO分頻器來降低頻率,使之達到通道分頻器可接受的值。

        通過對寄存器地址0x1E1<1:0>進行設置來選擇哪一種作為時鐘源,參考頻率為REF1和REF2的任意一個,可以差分時鐘輸入,或者外接晶振。本設計采用內(nèi)部VCO作為時鐘源,內(nèi)部VCO與參考頻率之間的關系如式(2)所示:

        1 低抖動、低相位噪聲鎖相環(huán)時鐘芯片AD9520

        AD9520是ADI公司發(fā)布的系列時鐘產(chǎn)品,該系列集成

        可編程的參數(shù)N、P、A、B、R使得VCO與參考頻率的組合變得靈活,設計簡便。一般情況下,R取值為1,P的取值需要根據(jù)輸出頻率來決定,B必須不小于3或選擇旁路(B=1),且B的取值要大于A。為了降低芯片的功耗和保護器件,AD9520提供2級安全關斷模式,一個是按組關斷,若組內(nèi)的3個LVPECL輸出均沒有使用,可以選擇;一個是組內(nèi)未使用的LVPECL輸出分別關斷。

        芯片的所有配置主要是通過串行控制端口來設置。AD9520的串行控制端口允許對配置AD9520的所有寄存器進行讀寫,支持單字節(jié)或多字節(jié)傳輸,以及MSB首傳或LSB首傳等傳輸格式,默認為MSB首傳,可以配置為單一的雙向I/O引腳(SDIO)或2個單向I/O引腳(SDIO/SDO)。AD9520默認處于雙向模式、長指令模式。串行控制端口由4條控制線組成,如表1所示。

        表1 串行控制端口說明Tab.1 Description of serial control port

        SCLK用于串行控制端口讀寫同步,在時鐘的上升沿寄存讀數(shù)據(jù)位,下降沿寄存寫數(shù)據(jù)位。SDIO可僅用作輸入(單向模式),也可用作輸入/輸出模式(雙向模式),AD9520默認為雙向模式,本設計中AD9520工作在單向模式,通過設置寄存器0x000<7>可以完成相應設置。通過拉低,來初始化對AD9520的讀寫操作。

        AD9520的串行控制端口16位指令字如表2所示。

        表2 串行控制端口16位指令字MSB首傳Tab.2 Serial control port,16-bit instruction word,MSB first

        AD9520寫入一個16位指令字,為串行控制端口提供與數(shù)據(jù)傳輸相關的信息,其中MSB位指明讀寫狀態(tài)(高為讀,低為寫),隨后2個位<W1:W0>指明傳輸?shù)淖止?jié)長度,最后13位指明從何處開始讀寫操作的地址<A12:A0>。<A12:A0>這13位選擇寄存器映射的地址來寫入或讀取數(shù)據(jù),只有<A9:A0>位需要覆蓋AD9520使用的0x232寄存器范圍,<A12:10>位必須總是0 bit,對于多字節(jié)傳輸,該地址是起始的字節(jié)地址。

        在MSB首傳模式,<W1:W0>指明數(shù)據(jù)字節(jié)數(shù)量,如表3所示。

        表3 傳送字節(jié)Tab.3 Byte transfer count

        AD9520串行控制端口的寫時序如圖1所示。

        圖1 串行控制端口寫時序16位指令字Fig.1 Serial control port write-MSB first,16-bit instruction,timing measurements

        2 AD9520在5Gs/s數(shù)據(jù)采集系統(tǒng)中的應用

        圖2所示為5 Gsps高速數(shù)據(jù)采樣系統(tǒng)的原理框圖。所用ADC型號為EV8AQ160,8 bit采樣精度,內(nèi)部集成4路ADC,最高采樣率達5 Gsps,可以工作在多種模式下[4]。通過對ADC工作模式進行配置,ADC既可以工作在采樣率為5 Gsps的單通道模式,也可以工作在采樣率為2.5 Gsps的雙通道模式。模擬輸入信號經(jīng)過BALUN型高頻變壓器完成單端信號到差分信號的轉(zhuǎn)換,通過ADC進行采樣,然后把數(shù)據(jù)送入FPGA中作進一步處理。本設計采用Xilinx公司發(fā)布的Virtex-6系列FPGA,具體型號為XC6VLX240T-1156C[5]。

        2.1 時鐘模塊組成結(jié)構

        本設計中,AD9520的任務是給ADC提供一個2.5 GHz時鐘,而實現(xiàn)這一要求還須為VCO提供一個外部參考時鐘源,這里采用一個優(yōu)質(zhì)的10 MHz時鐘作為參考時鐘源。ADC在給FPGA傳輸數(shù)據(jù)的同時,也會輸出4路312.5 MHz的同步采樣時鐘,如圖2所示。

        通過相應寄存器的設置把內(nèi)部VCO配置為2.5 GHz、PDF頻率設置為10 MHz。要獲得滿意的PLL性能,需要對PLL進行正確配置,外部的環(huán)路濾波的設計對PLL的正常工作至關重要。使用ADIsimCLK軟件通過輸入需要的參數(shù)可得到能使AD9520達到高質(zhì)量時鐘輸出的環(huán)路濾波結(jié)構,環(huán)路帶寬默認為100 kHz。由于環(huán)路帶寬不僅與參考時鐘源的性能有關系,而且還與AD9520所在硬件環(huán)境的參數(shù)有關系,所以環(huán)路帶寬須根據(jù)實際情況具體調(diào)節(jié)。PLL的外部環(huán)路濾波器的結(jié)構如圖3(a)所示,設置完成后,理論仿真得到的輸出時鐘相位噪聲如圖3(b)所示。本設計的環(huán)路濾波器參數(shù)設置為:C1=6 200 pF,R1=750 Ω,C2=470 pF,R2=1.5 kΩ,C3=220 pF。

        圖3 PLL環(huán)路濾波器結(jié)構及仿真輸出時鐘的相位噪聲Fig.3 Structure of PLL loop filter and phase noise of simulating output clock

        2.2 寄存器配置

        AD9520的配置必須通過載入控制寄存器來設置,只有在控制寄存器寫入適當?shù)呐渲脜?shù),以及按照正確的順序?qū)懭牒?,才能使得AD9520正常工作并且輸出要求的2.5 GHz時鐘。

        內(nèi)部PLL使用外部環(huán)路濾波器來設置環(huán)頻寬,當改變PLL的R、P、B、A等分頻器的值以及變換參考時鐘頻率源時,必須初始化VCO校準,即需要對VCO進行校準以保證AD9520按照用戶的要求產(chǎn)生相應的時鐘,獲得最佳性能。

        對于內(nèi)部VCO和時鐘分頻的應用,需要使用如表4所示寄存器的設置。

        由式(2)可知,N=P×B+A。

        本設計中所用參考頻率fREF=10MHz,VCO頻率fVCO=2.5GHz,根據(jù)芯片的工作要求,VCO頻率應該小于P預分頻器允許的最大頻率,因此在本設計中,P預分頻器的取值應為16 dM或者32 dM,參考頻率既不進行分頻,也不使用倍頻器,即R設置為1。取A為10,則由(2)式,B應取15。以上分頻器的設置可以通過其對應的寄存器設置完成。如表5所示。

        使用內(nèi)部VCO,存在兩條可用的信號路徑,一條是VCO時鐘被送到VCO分頻器,接著經(jīng)過4個獨立的通道分頻器后輸出,另一條是不經(jīng)過VCO分頻器和通道分頻器,VCO時鐘直接遞到輸出管腳。由于本設計要求的輸出時鐘為2.5 GHz,而且通道分頻器的最大輸入頻率為1 600 MHz,因此將VCO時鐘直接遞到輸出管腳,此時2.5 GHz時鐘以50%占空比輸出。本設計中2.5 GH在的輸出管腳為OUT9,根據(jù)芯片使用要求將寄存器0x19B<1>設置為1b。為減小功耗和保護器件,其他未使用到的通道分頻器和對應的輸出管腳選擇安全關斷模式。

        表4 使用內(nèi)部VCO時寄存器設置Tab.4 Register settings when using internal VCO

        表5 R和N(A,B,P)分頻器的設置Tab.5 Settings of R divider and N(A,B,P)divider

        如前所述,為使AD9520正常工作,除了要在控制寄存器中寫入適當?shù)膮?shù),還要保證控制寄存器寫入順序的正確性。具體配置順序如圖4所示。

        圖4 寄存器配置流程圖Fig.4 Register configuration flowchart

        2.3 測試結(jié)果

        極高速ADC(采樣率大于1 Gsps)需要低抖動的采樣時鐘,目的是為了維持一定的信噪比(SNR)。8位和10位轉(zhuǎn)換器最優(yōu)情況時的背景噪聲是由量化噪聲決定的[6],對于一個N位ADC對一個滿幅正弦波進行采樣時,SNR與有效位數(shù)之間的換算公式為:

        為了測試時鐘對ADC的性能影響,需要獲得輸出數(shù)據(jù)的SNR。這里采用Xilinx公司ISE軟件中的ChipScope Pro工具將邏輯分析器、總線分析器和虛擬I/O小型軟件核直接插入到設計當中,直接查看ADC輸出的數(shù)字信號,這些信號在操作系統(tǒng)速度下或接近操作系統(tǒng)速度下被采集,并從編程接口中引出,再將采集到的信號通過ChipScope Pro邏輯分析器進行分析。

        首先讓ADC工作在采樣率為5 Gs/s的單通道模式下,用特定的測試模式來檢驗ADC與FPGA之間的數(shù)據(jù)接口的準確性。將測試程序下載到FPGA并運行后,用ChipScope Pro抓取ADC的輸出數(shù)據(jù)如圖5(a)所示。然后在單通道模式下不使用測試模式,輸入2 MHz的正弦信號,用ChipScope Pro抓取ADC的輸出數(shù)據(jù)如圖5(b)所示。

        圖5 用ChipScope Pro抓取ADC的輸出數(shù)據(jù)Fig.5 Output data of ADC using ChipScope Pro to get

        從圖5(a)中的數(shù)據(jù)可以看出,各個通道均以約定的格式輸出,說明ADC與FPGA之間數(shù)據(jù)接口已經(jīng)準確連通。圖5(b),輸入正弦信號時用BUS PLOT工具將抓取到的數(shù)據(jù)實時畫圖,得到的波形平滑,計算其信噪比為42.9 dB,由式(3)計算得到ADC的有效位數(shù)為6.6 bit。實測表明,AD9520輸出的2.5 GHz時鐘具有較高的性能,整體指標達到設計要求。

        3 結(jié)束語

        通過對AD9520輸出的時鐘應用在ADC時測試得到正確的數(shù)據(jù)及波形,以及計算得到ADC有效位數(shù)為6.6 bit,表明AD9520的輸出時鐘具有較高的質(zhì)量,性能良好,并在5 Gsps高速數(shù)據(jù)采集系統(tǒng)中滿足應用要求。

        [1] Devices A.12 LVPECL/24 CMOS Output Clock Generator with Integrated 2.5 GHz VCO AD9520-1 Data Sheet[EB/OL].http://www.analog.com/static/imported-files/data_sheets/AD9520-1.pdf

        [2] 胡智宏,廖旎煥.高速ADC時鐘抖動及其影響的研究[J].微型機與應用,2011,30(2):85-88.HU Zhi-hong,LIAO Ni-huan.Research of high-speed ADC clock jitter and its effects[J].Microcomputer&its Applications,2011,30(2):85-88.

        [3] 胡廣洲,趙忠凱,司錫才.AD9516-3時鐘設計及在中頻數(shù)字系統(tǒng)中的應用[J].應用科技,2009,36(7):28-32.HU Guang-zhou,ZHAO Zhong-kai,SI Xi-cai.The design of clock AD9516-3 and the application in IF digital systems[J].Applied Science and Technology,2009,36(7):28-32.

        [4] English E2V Corporation.EV8AQ160 QUAD ADC Data Sheet[EB/OL].http://www.e2v.com/assets/media/files/documents/broadband-data-converters/doc0846I.pdf.

        [5] Xilinx Corporation.Virtex-6 series FPGA Data Sheets[EB/OL].http://www.xilinx.com.

        [6] Catt J.高速A/D轉(zhuǎn)換器的時鐘設計[R].美國國家半導體公司應用注釋1558,2007.

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