蔡春霞，吳瓊之

（北京理工大學(xué)信息與電子學(xué)院，北京100081）

高速系統(tǒng)時(shí)序設(shè)計(jì)中對(duì)時(shí)鐘信號(hào)的要求非常嚴(yán)格，因?yàn)樗械臅r(shí)序計(jì)算均以恒定的時(shí)鐘信號(hào)為基準(zhǔn)。在高速高分辨率的ADC電路中，如果忽略量化噪聲、熱噪聲、非線性誤差等的影響，僅考慮在時(shí)鐘抖動(dòng)作用下的信噪比：

其中，J表示時(shí)鐘抖動(dòng)，fin表示輸入信號(hào)頻率。由式（1）可知，信噪比與時(shí)鐘抖動(dòng)密切相關(guān)[2]。采樣時(shí)鐘的微小抖動(dòng)都將大大降低ADC轉(zhuǎn)換電路的信噪比，使其有效位減小，而采樣時(shí)鐘的偏移也將影響兩路ADC之間的正交一致性。高速數(shù)據(jù)采集系統(tǒng)中，ADC在很大程度上決定了系統(tǒng)的整體性能，而它們的性能又受到時(shí)鐘質(zhì)量的影響，傳統(tǒng)時(shí)鐘電路已難以滿足系統(tǒng)要求的高速、低抖動(dòng)的特性[3]，針對(duì)這種情況，文中提出一種新的解決方案，采用AD9520為5 Gs/s數(shù)據(jù)采集系統(tǒng)中的高速ADC提供高質(zhì)量、低抖動(dòng)、低相位噪聲的時(shí)鐘信號(hào)，最后給出測(cè)試結(jié)果和分析。了2個(gè)參考輸入端、1個(gè)參考時(shí)鐘倍頻器、1個(gè)參考時(shí)鐘R分頻器，1個(gè)整數(shù)N分頻器、1個(gè)VCO可編程驅(qū)動(dòng)器、可調(diào)延遲線和均分為4組的12個(gè)LVPECL輸出，當(dāng)輸出頻率低于250 MHz時(shí)，1個(gè)LVPECL可當(dāng)作2個(gè)CMOS輸出。AD9520系列的每款芯片均可配合頻率高達(dá)2.4 GHz的外部VCO使用，內(nèi)部VCO頻率范圍為2.27～2.65 GHz，工作頻率可高達(dá)VCO最大頻率，且每組LVPECL輸出幅度可調(diào)2倍。

AD9520可選擇內(nèi)部VCO或者CLK作為要分配的時(shí)鐘信號(hào)源，當(dāng)內(nèi)部VCO被選為源，則必須使用VCO分頻器。當(dāng)CLK被選為源，如果CLK頻率低于最大的通道分頻輸入頻率1 600 MHz，則不需要使用VCO分頻器；否則，必須使用VCO分頻器來(lái)降低頻率，使之達(dá)到通道分頻器可接受的值。

通過(guò)對(duì)寄存器地址0x1E1＜1:0＞進(jìn)行設(shè)置來(lái)選擇哪一種作為時(shí)鐘源，參考頻率為REF1和REF2的任意一個(gè)，可以差分時(shí)鐘輸入，或者外接晶振。本設(shè)計(jì)采用內(nèi)部VCO作為時(shí)鐘源，內(nèi)部VCO與參考頻率之間的關(guān)系如式（2）所示：

1 低抖動(dòng)、低相位噪聲鎖相環(huán)時(shí)鐘芯片AD9520

AD9520是ADI公司發(fā)布的系列時(shí)鐘產(chǎn)品，該系列集成

可編程的參數(shù)N、P、A、B、R使得VCO與參考頻率的組合變得靈活，設(shè)計(jì)簡(jiǎn)便。一般情況下，R取值為1，P的取值需要根據(jù)輸出頻率來(lái)決定，B必須不小于3或選擇旁路（B=1），且B的取值要大于A。為了降低芯片的功耗和保護(hù)器件，AD9520提供2級(jí)安全關(guān)斷模式，一個(gè)是按組關(guān)斷，若組內(nèi)的3個(gè)LVPECL輸出均沒(méi)有使用，可以選擇；一個(gè)是組內(nèi)未使用的LVPECL輸出分別關(guān)斷。

芯片的所有配置主要是通過(guò)串行控制端口來(lái)設(shè)置。AD9520的串行控制端口允許對(duì)配置AD9520的所有寄存器進(jìn)行讀寫(xiě)，支持單字節(jié)或多字節(jié)傳輸，以及MSB首傳或LSB首傳等傳輸格式，默認(rèn)為MSB首傳，可以配置為單一的雙向I/O引腳（SDIO）或2個(gè)單向I/O引腳（SDIO/SDO）。AD9520默認(rèn)處于雙向模式、長(zhǎng)指令模式。串行控制端口由4條控制線組成，如表1所示。

表1 串行控制端口說(shuō)明Tab.1 Description of serial control port

SCLK用于串行控制端口讀寫(xiě)同步，在時(shí)鐘的上升沿寄存讀數(shù)據(jù)位，下降沿寄存寫(xiě)數(shù)據(jù)位。SDIO可僅用作輸入（單向模式），也可用作輸入/輸出模式（雙向模式），AD9520默認(rèn)為雙向模式，本設(shè)計(jì)中AD9520工作在單向模式，通過(guò)設(shè)置寄存器0x000＜7＞可以完成相應(yīng)設(shè)置。通過(guò)拉低，來(lái)初始化對(duì)AD9520的讀寫(xiě)操作。

AD9520的串行控制端口16位指令字如表2所示。

表2 串行控制端口16位指令字MSB首傳Tab.2 Serial control port，16-bit instruction word，MSB first

AD9520寫(xiě)入一個(gè)16位指令字，為串行控制端口提供與數(shù)據(jù)傳輸相關(guān)的信息，其中MSB位指明讀寫(xiě)狀態(tài)（高為讀，低為寫(xiě)），隨后2個(gè)位＜W1:W0＞指明傳輸?shù)淖止?jié)長(zhǎng)度，最后13位指明從何處開(kāi)始讀寫(xiě)操作的地址＜A12:A0＞。＜A12:A0＞這13位選擇寄存器映射的地址來(lái)寫(xiě)入或讀取數(shù)據(jù)，只有＜A9:A0＞位需要覆蓋AD9520使用的0x232寄存器范圍，＜A12:10＞位必須總是0 bit，對(duì)于多字節(jié)傳輸，該地址是起始的字節(jié)地址。

在MSB首傳模式，＜W1:W0＞指明數(shù)據(jù)字節(jié)數(shù)量，如表3所示。

表3 傳送字節(jié)Tab.3 Byte transfer count

AD9520串行控制端口的寫(xiě)時(shí)序如圖1所示。

圖1 串行控制端口寫(xiě)時(shí)序16位指令字Fig.1 Serial control port write-MSB first,16-bit instruction,timing measurements

2 AD9520在5Gs/s數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

圖2所示為5 Gsps高速數(shù)據(jù)采樣系統(tǒng)的原理框圖。所用ADC型號(hào)為EV8AQ160，8 bit采樣精度，內(nèi)部集成4路ADC，最高采樣率達(dá)5 Gsps，可以工作在多種模式下[4]。通過(guò)對(duì)ADC工作模式進(jìn)行配置，ADC既可以工作在采樣率為5 Gsps的單通道模式，也可以工作在采樣率為2.5 Gsps的雙通道模式。模擬輸入信號(hào)經(jīng)過(guò)BALUN型高頻變壓器完成單端信號(hào)到差分信號(hào)的轉(zhuǎn)換，通過(guò)ADC進(jìn)行采樣，然后把數(shù)據(jù)送入FPGA中作進(jìn)一步處理。本設(shè)計(jì)采用Xilinx公司發(fā)布的Virtex-6系列FPGA，具體型號(hào)為XC6VLX240T-1156C[5]。

2.1 時(shí)鐘模塊組成結(jié)構(gòu)

本設(shè)計(jì)中，AD9520的任務(wù)是給ADC提供一個(gè)2.5 GHz時(shí)鐘，而實(shí)現(xiàn)這一要求還須為VCO提供一個(gè)外部參考時(shí)鐘源，這里采用一個(gè)優(yōu)質(zhì)的10 MHz時(shí)鐘作為參考時(shí)鐘源。ADC在給FPGA傳輸數(shù)據(jù)的同時(shí)，也會(huì)輸出4路312.5 MHz的同步采樣時(shí)鐘，如圖2所示。

通過(guò)相應(yīng)寄存器的設(shè)置把內(nèi)部VCO配置為2.5 GHz、PDF頻率設(shè)置為10 MHz。要獲得滿意的PLL性能，需要對(duì)PLL進(jìn)行正確配置，外部的環(huán)路濾波的設(shè)計(jì)對(duì)PLL的正常工作至關(guān)重要。使用ADIsimCLK軟件通過(guò)輸入需要的參數(shù)可得到能使AD9520達(dá)到高質(zhì)量時(shí)鐘輸出的環(huán)路濾波結(jié)構(gòu)，環(huán)路帶寬默認(rèn)為100 kHz。由于環(huán)路帶寬不僅與參考時(shí)鐘源的性能有關(guān)系，而且還與AD9520所在硬件環(huán)境的參數(shù)有關(guān)系，所以環(huán)路帶寬須根據(jù)實(shí)際情況具體調(diào)節(jié)。PLL的外部環(huán)路濾波器的結(jié)構(gòu)如圖3（a）所示，設(shè)置完成后，理論仿真得到的輸出時(shí)鐘相位噪聲如圖3（b）所示。本設(shè)計(jì)的環(huán)路濾波器參數(shù)設(shè)置為：C1=6 200 pF，R1=750 Ω，C2=470 pF，R2=1.5 kΩ，C3=220 pF。

圖3 PLL環(huán)路濾波器結(jié)構(gòu)及仿真輸出時(shí)鐘的相位噪聲Fig.3 Structure of PLL loop filter and phase noise of simulating output clock

2.2 寄存器配置

AD9520的配置必須通過(guò)載入控制寄存器來(lái)設(shè)置，只有在控制寄存器寫(xiě)入適當(dāng)?shù)呐渲脜?shù)，以及按照正確的順序?qū)懭牒?，才能使得AD9520正常工作并且輸出要求的2.5 GHz時(shí)鐘。

內(nèi)部PLL使用外部環(huán)路濾波器來(lái)設(shè)置環(huán)頻寬，當(dāng)改變PLL的R、P、B、A等分頻器的值以及變換參考時(shí)鐘頻率源時(shí)，必須初始化VCO校準(zhǔn)，即需要對(duì)VCO進(jìn)行校準(zhǔn)以保證AD9520按照用戶的要求產(chǎn)生相應(yīng)的時(shí)鐘，獲得最佳性能。

對(duì)于內(nèi)部VCO和時(shí)鐘分頻的應(yīng)用，需要使用如表4所示寄存器的設(shè)置。

由式（2）可知，N=P×B+A。

本設(shè)計(jì)中所用參考頻率fREF=10MHz，VCO頻率fVCO=2.5GHz，根據(jù)芯片的工作要求，VCO頻率應(yīng)該小于P預(yù)分頻器允許的最大頻率，因此在本設(shè)計(jì)中，P預(yù)分頻器的取值應(yīng)為16 dM或者32 dM，參考頻率既不進(jìn)行分頻，也不使用倍頻器，即R設(shè)置為1。取A為10，則由（2）式，B應(yīng)取15。以上分頻器的設(shè)置可以通過(guò)其對(duì)應(yīng)的寄存器設(shè)置完成。如表5所示。

使用內(nèi)部VCO，存在兩條可用的信號(hào)路徑，一條是VCO時(shí)鐘被送到VCO分頻器，接著經(jīng)過(guò)4個(gè)獨(dú)立的通道分頻器后輸出，另一條是不經(jīng)過(guò)VCO分頻器和通道分頻器，VCO時(shí)鐘直接遞到輸出管腳。由于本設(shè)計(jì)要求的輸出時(shí)鐘為2.5 GHz，而且通道分頻器的最大輸入頻率為1 600 MHz，因此將VCO時(shí)鐘直接遞到輸出管腳，此時(shí)2.5 GHz時(shí)鐘以50%占空比輸出。本設(shè)計(jì)中2.5 GH在的輸出管腳為OUT9，根據(jù)芯片使用要求將寄存器0x19B＜1＞設(shè)置為1b。為減小功耗和保護(hù)器件，其他未使用到的通道分頻器和對(duì)應(yīng)的輸出管腳選擇安全關(guān)斷模式。

表4 使用內(nèi)部VCO時(shí)寄存器設(shè)置Tab.4 Register settings when using internal VCO

表5 R和N（A，B，P）分頻器的設(shè)置Tab.5 Settings of R divider and N（A，B，P）divider

如前所述，為使AD9520正常工作，除了要在控制寄存器中寫(xiě)入適當(dāng)?shù)膮?shù)，還要保證控制寄存器寫(xiě)入順序的正確性。具體配置順序如圖4所示。

圖4 寄存器配置流程圖Fig.4 Register configuration flowchart

2.3 測(cè)試結(jié)果

極高速ADC（采樣率大于1 Gsps）需要低抖動(dòng)的采樣時(shí)鐘，目的是為了維持一定的信噪比（SNR）。8位和10位轉(zhuǎn)換器最優(yōu)情況時(shí)的背景噪聲是由量化噪聲決定的[6]，對(duì)于一個(gè)N位ADC對(duì)一個(gè)滿幅正弦波進(jìn)行采樣時(shí)，SNR與有效位數(shù)之間的換算公式為：

為了測(cè)試時(shí)鐘對(duì)ADC的性能影響，需要獲得輸出數(shù)據(jù)的SNR。這里采用Xilinx公司ISE軟件中的ChipScope Pro工具將邏輯分析器、總線分析器和虛擬I/O小型軟件核直接插入到設(shè)計(jì)當(dāng)中，直接查看ADC輸出的數(shù)字信號(hào)，這些信號(hào)在操作系統(tǒng)速度下或接近操作系統(tǒng)速度下被采集，并從編程接口中引出，再將采集到的信號(hào)通過(guò)ChipScope Pro邏輯分析器進(jìn)行分析。

首先讓ADC工作在采樣率為5 Gs/s的單通道模式下，用特定的測(cè)試模式來(lái)檢驗(yàn)ADC與FPGA之間的數(shù)據(jù)接口的準(zhǔn)確性。將測(cè)試程序下載到FPGA并運(yùn)行后，用ChipScope Pro抓取ADC的輸出數(shù)據(jù)如圖5（a）所示。然后在單通道模式下不使用測(cè)試模式，輸入2 MHz的正弦信號(hào)，用ChipScope Pro抓取ADC的輸出數(shù)據(jù)如圖5（b）所示。

圖5 用ChipScope Pro抓取ADC的輸出數(shù)據(jù)Fig.5 Output data of ADC using ChipScope Pro to get

從圖5（a）中的數(shù)據(jù)可以看出，各個(gè)通道均以約定的格式輸出，說(shuō)明ADC與FPGA之間數(shù)據(jù)接口已經(jīng)準(zhǔn)確連通。圖5（b），輸入正弦信號(hào)時(shí)用BUS PLOT工具將抓取到的數(shù)據(jù)實(shí)時(shí)畫(huà)圖，得到的波形平滑，計(jì)算其信噪比為42.9 dB，由式（3）計(jì)算得到ADC的有效位數(shù)為6.6 bit。實(shí)測(cè)表明，AD9520輸出的2.5 GHz時(shí)鐘具有較高的性能，整體指標(biāo)達(dá)到設(shè)計(jì)要求。

3 結(jié)束語(yǔ)

通過(guò)對(duì)AD9520輸出的時(shí)鐘應(yīng)用在ADC時(shí)測(cè)試得到正確的數(shù)據(jù)及波形，以及計(jì)算得到ADC有效位數(shù)為6.6 bit，表明AD9520的輸出時(shí)鐘具有較高的質(zhì)量，性能良好，并在5 Gsps高速數(shù)據(jù)采集系統(tǒng)中滿足應(yīng)用要求。

[1] Devices A.12 LVPECL/24 CMOS Output Clock Generator with Integrated 2.5 GHz VCO AD9520-1 Data Sheet[EB/OL].http://www.analog.com/static/imported-files/data_sheets/AD9520-1.pdf

[2] 胡智宏，廖旎煥.高速ADC時(shí)鐘抖動(dòng)及其影響的研究[J].微型機(jī)與應(yīng)用，2011，30（2）:85-88.HU Zhi-hong，LIAO Ni-huan.Research of high-speed ADC clock jitter and its effects[J].Microcomputer&its Applications，2011，30（2）:85-88.

[3] 胡廣洲，趙忠凱，司錫才.AD9516-3時(shí)鐘設(shè)計(jì)及在中頻數(shù)字系統(tǒng)中的應(yīng)用[J].應(yīng)用科技，2009，36（7）:28-32.HU Guang-zhou，ZHAO Zhong-kai，SI Xi-cai.The design of clock AD9516-3 and the application in IF digital systems[J].Applied Science and Technology，2009，36（7）:28-32.

[4] English E2V Corporation.EV8AQ160 QUAD ADC Data Sheet[EB/OL].http://www.e2v.com/assets/media/files/documents/broadband-data-converters/doc0846I.pdf.

[5] Xilinx Corporation.Virtex-6 series FPGA Data Sheets[EB/OL].http://www.xilinx.com.

[6] Catt J.高速A/D轉(zhuǎn)換器的時(shí)鐘設(shè)計(jì)[R].美國(guó)國(guó)家半導(dǎo)體公司應(yīng)用注釋1558，2007.