楊 揚(yáng)，鄧家先，劉文進(jìn)

（海南大學(xué) 信息科學(xué)與技術(shù)學(xué)院，海南 ?？?570228）

0 引言

為了快速、準(zhǔn)確地傳輸圖像信息，實(shí)現(xiàn)高速圖像編解碼，采用FPGA實(shí)現(xiàn)圖像編解碼，速度快、集成度高、可移植性強(qiáng)、容易實(shí)現(xiàn)大規(guī)模的系統(tǒng)，而且支持并行和流水線結(jié)構(gòu)，它主要應(yīng)用于衛(wèi)星、醫(yī)學(xué)、通信、生物等領(lǐng)域。在傳統(tǒng)的系統(tǒng)設(shè)計(jì)中，由于FPGA開(kāi)發(fā)板的集成度不高、內(nèi)部資源有限，只能采用外掛RAM的形式對(duì)處理數(shù)據(jù)進(jìn)行存儲(chǔ)和緩存，處理速度慢，占用資源也較大；而現(xiàn)在的FPGA集成度高，內(nèi)部資源也比較大，采用內(nèi)部的IP核實(shí)現(xiàn)片內(nèi)存儲(chǔ)和緩存，以圖像分塊處理的方式且采用多路并行[1-2]和流水線結(jié)構(gòu)，大大節(jié)約了硬件資源，提高處理速度，真正實(shí)現(xiàn)圖像高速解碼，保證了圖像高速解碼的實(shí)時(shí)性和正確性。

在圖像解碼前需要對(duì)圖像進(jìn)行預(yù)處理，如頭文件處理，頭文件是處理圖像的一些附加信息，如壓縮包頭、圖像塊號(hào)、壓縮標(biāo)識(shí)、圖像精度等。在對(duì)壓縮碼流進(jìn)行檢測(cè)時(shí)，需要檢測(cè)壓縮包頭，通過(guò)標(biāo)識(shí)符來(lái)識(shí)別碼流路數(shù),而有的信息需要提取，如圖像壓縮比、精度、高、寬；有的需要剔除，如特殊標(biāo)識(shí)，這就需要對(duì)輸入的壓縮碼流進(jìn)行正確的檢測(cè)，檢測(cè)模塊輸出的是剔除了無(wú)用信息和標(biāo)識(shí)的碼流信息，最后送到解碼模塊進(jìn)行多路并行解碼。

1 硬件系統(tǒng)設(shè)計(jì)

1.1 一般的FPGA結(jié)構(gòu)設(shè)計(jì)

在以前的工程領(lǐng)域中，通常采用順序的多路解碼的方法。即在對(duì)圖像數(shù)據(jù)進(jìn)行緩沖完后，依次在各個(gè)模塊中進(jìn)行數(shù)據(jù)處理。其系統(tǒng)結(jié)構(gòu)如圖1所示。

圖1 一般的結(jié)構(gòu)框

這種結(jié)構(gòu)的主要優(yōu)點(diǎn)是占用的硬件資源少。但這種設(shè)計(jì)方法的致命缺陷是，每次處理都必須檢測(cè)輸出的碼流完全存入緩存RAM后，才能對(duì)啟動(dòng)解碼模塊進(jìn)行解碼，非常浪費(fèi)讀寫(xiě)RAM的時(shí)間，而且不能實(shí)現(xiàn)檢測(cè)與解碼同時(shí)進(jìn)行。限于FPGA和RAM的接口帶寬，其處理速度不可能太高，而且占用的外掛RAM資源較大。

1.2 改進(jìn)的分塊解碼結(jié)構(gòu)設(shè)計(jì)

針對(duì)一般的順序多路解碼方法的缺陷，充分利用Xilinx公司的Virtex-5系列的FPGA[3]資源大、集成度高等特性，設(shè)計(jì)了一種采用1路檢測(cè)多路并行解碼方式，節(jié)約了硬件資源，而且不需將碼流完全存儲(chǔ)完，直接通過(guò)能同時(shí)讀寫(xiě)的異步FIFO進(jìn)行緩存，實(shí)現(xiàn)檢測(cè)與解碼同時(shí)進(jìn)行，并采用多路并行和流水線操作，使解碼速度更快。系統(tǒng)選用VHDL硬件描述語(yǔ)言對(duì)JPEG-LS圖像壓縮標(biāo)準(zhǔn)[5-6]的解碼功能進(jìn)行RTL級(jí)描述，并在集成開(kāi)發(fā)環(huán)境ise11.1下，進(jìn)行綜合優(yōu)化、實(shí)現(xiàn)、配置，同時(shí)使用專業(yè)仿真工具M(jìn)odelsim6.5完成行為和時(shí)序仿真。該系統(tǒng)結(jié)構(gòu)框圖如圖2所示。

圖2 改進(jìn)的結(jié)構(gòu)框

系統(tǒng)設(shè)計(jì)的基本思路：將一幅圖像數(shù)據(jù)分成8塊的壓縮碼流，依次送入檢測(cè)模塊進(jìn)行碼流的檢測(cè)，對(duì)包頭進(jìn)行處理，通過(guò)檢測(cè)到的有關(guān)信息和圖像塊號(hào)，根據(jù)圖像塊號(hào)，將處理后的碼流順序存入選中的FIFO中進(jìn)行緩存，緩存完后，經(jīng)FIFO控制信號(hào)的選擇，進(jìn)入多路并行圖像碼流的解碼模塊進(jìn)行解碼，每一路解碼對(duì)應(yīng)一幅圖像中的1塊，采用并行結(jié)構(gòu)實(shí)現(xiàn)一幅圖像的8塊并行解碼，處理后的碼流經(jīng)FIFO緩存后，通過(guò)DDR2接口控制器送入外掛RAM中進(jìn)行碼流拼接，拼接存儲(chǔ)和處理后輸出到顯示設(shè)備上，而且采用流水線操作實(shí)現(xiàn)N幅圖像的連續(xù)解碼。

1.3 流水線操作技巧

流水線操作[7]的最大特點(diǎn)是，數(shù)據(jù)流在各個(gè)步驟的處理從時(shí)間上看是連續(xù)的。流水線設(shè)計(jì)的一個(gè)關(guān)鍵在于整個(gè)設(shè)計(jì)時(shí)序的合理安排，要求每個(gè)操作步驟的劃分合理。如果前級(jí)操作時(shí)間恰好等于后級(jí)的操作時(shí)間，設(shè)計(jì)最為簡(jiǎn)單，前級(jí)的輸出直接匯入后級(jí)的輸入即可；如果前級(jí)操作時(shí)間大于后級(jí)的操作時(shí)間，則需要對(duì)前級(jí)的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級(jí)輸入端；如果前級(jí)操作時(shí)間恰好小于后級(jí)的操作時(shí)間，則必須通過(guò)復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級(jí)對(duì)數(shù)據(jù)采用存儲(chǔ)、后處理方式，否則會(huì)造成后級(jí)數(shù)據(jù)溢出。

1.4 檢測(cè)模塊設(shè)計(jì)

由于解碼模塊解碼需要的時(shí)間遠(yuǎn)比檢測(cè)模塊耗費(fèi)的時(shí)間多，設(shè)計(jì)中所耗費(fèi)的時(shí)間主要都來(lái)源于解碼模塊的解碼，所以這里并沒(méi)有采用8路檢測(cè)模塊進(jìn)行檢測(cè)，只采用1路檢測(cè)模塊，節(jié)約了硬件資源，降低了設(shè)計(jì)的復(fù)雜度，通過(guò)測(cè)試總體花費(fèi)的時(shí)間并沒(méi)有增加，這也是分塊圖像解碼優(yōu)勢(shì)之一。例如，選用100幅圖像來(lái)進(jìn)行測(cè)試，對(duì)每一幅圖像進(jìn)行分塊，都按照一幅分8塊原則，當(dāng)選擇8路檢測(cè)模塊時(shí)，第一幅圖像碼流送到第一路檢測(cè)模塊檢測(cè)完后，再送入解碼模塊進(jìn)行解碼，解碼需要耗費(fèi)大量時(shí)間，在第2路檢測(cè)模塊檢測(cè)完后需要等待上一路的解碼結(jié)束，這與用1路檢測(cè)模塊檢測(cè)相比，沒(méi)有明顯的優(yōu)勢(shì)，反而增加了硬件資源和設(shè)計(jì)復(fù)雜度。檢測(cè)模塊的模塊圖如圖3所示。

圖3 檢測(cè)模塊

1.5 緩存模塊設(shè)計(jì)

在設(shè)計(jì)中，存在不同時(shí)鐘域的數(shù)據(jù)傳輸問(wèn)題，即數(shù)據(jù)由某一個(gè)時(shí)鐘域的控制信號(hào)寫(xiě)入，而由另一個(gè)時(shí)鐘域的控制信號(hào)讀出。解決這個(gè)問(wèn)題比較好的方案是使用異步FIFO來(lái)做不同時(shí)鐘域的數(shù)據(jù)傳輸?shù)木彌_區(qū)，這樣既可以使不同時(shí)鐘域的數(shù)據(jù)傳輸?shù)臅r(shí)序要求變得寬松，也提高了它們之間的傳輸效率。在這里，使用FPGA的集成開(kāi)發(fā)環(huán)境ise11.1自帶的IP核[4]，可降低設(shè)計(jì)復(fù)雜度和提高綜合效率。使用IP核來(lái)產(chǎn)生異步時(shí)鐘的FIFO來(lái)對(duì)檢測(cè)和解碼后的碼流進(jìn)行緩存，生成的FIFO的位寬、深度及其他參數(shù)需要根據(jù)圖像的大小來(lái)合理的配置，選擇時(shí)遵循無(wú)碼流溢出原則。例如，在實(shí)現(xiàn)多路并行解碼時(shí)，選用高度為64位，寬度為512位，精度為10位的圖像壓縮碼流，F(xiàn)IFO緩存碼流的位深為64×512=32 768位，用于檢測(cè)后緩存的FIFO位寬需8位，而用于解碼后緩存的FIFO位寬需11位。在FIFO的控制時(shí)，需要準(zhǔn)確控制FIFO的讀、寫(xiě)、空、滿信號(hào)的時(shí)序，否則會(huì)出現(xiàn)碼流的頭或尾數(shù)據(jù)丟失，從而導(dǎo)致解碼模塊解碼出錯(cuò)。

1.6 解碼模塊設(shè)計(jì)

[8]。在整個(gè)系統(tǒng)中，解碼過(guò)程耗費(fèi)的時(shí)間和占用的硬件資源主要來(lái)源于解碼模塊，所以合理設(shè)計(jì)的解碼模塊在整個(gè)設(shè)計(jì)中起著關(guān)鍵性的作用。考慮到這個(gè)問(wèn)題，該系統(tǒng)使用圖像分塊解碼，并使用并行流水線操作?；具^(guò)程：假設(shè)總共有100幅原始圖像，將每一幅圖像壓縮成8塊碼流后送入檢測(cè)模塊進(jìn)行檢測(cè)，當(dāng)檢測(cè)到的圖像塊號(hào)為1，且FIFO的讀和空信號(hào)有效時(shí)送入第1路FIFO緩存，緩存后的碼流在FIFO的寫(xiě)和滿信號(hào)有效時(shí)將碼流送入第1路解碼模塊進(jìn)行解碼，解碼后通過(guò)FIFO緩存送入RAM，為碼流拼接做準(zhǔn)備；當(dāng)檢測(cè)到的圖像塊號(hào)為2，且在FIFO的讀和空信號(hào)有效時(shí)送入第2路FIFO緩存，緩存后的碼流在FIFO的寫(xiě)和滿信號(hào)有效時(shí)將碼流送入第2路解碼模塊進(jìn)行解碼，解碼后再通過(guò)FIFO緩存送入RAM，為碼流拼接做準(zhǔn)備，當(dāng)圖像塊號(hào)為3,……,8時(shí)操作同上，這樣就實(shí)現(xiàn)了8路并行解碼。在8路解碼模塊解碼沒(méi)有結(jié)束時(shí)，第2幅圖像碼流又緩存到8路FIFO中等待，等到第一幅圖像解碼結(jié)束立即啟動(dòng)第二幅圖像的解碼，充分利用流水線結(jié)構(gòu)操作，實(shí)現(xiàn)了高速解碼。解碼模塊的模塊圖如圖4所示。

圖4 解碼模塊

2 綜合與仿真

系統(tǒng)實(shí)現(xiàn)了JPEG-LS標(biāo)準(zhǔn)的解碼器，完成了從原始圖像壓縮碼流到解碼輸出顯示的全過(guò)程。分塊的壓縮碼流用C程序?qū)⒋a流寫(xiě)入文件，并加入相關(guān)的頭文件信息，設(shè)計(jì)采用大小為512×64，精度為10的圖像進(jìn)行測(cè)試仿真，選其一幅圖像中壓縮好的一塊，將其復(fù)制成8塊，以便于數(shù)據(jù)的驗(yàn)證。在ise11.1設(shè)計(jì)平臺(tái)下，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行綜合,最大綜合頻率達(dá)到136.766 MHz，最大綜合延時(shí)僅為3.606 ns，完全滿足實(shí)時(shí)性要求。

通過(guò)專業(yè)仿真工具M(jìn)odelsim6.5對(duì)系統(tǒng)進(jìn)行測(cè)試，各個(gè)模塊的仿真結(jié)果如圖5、圖6和圖7所示。

經(jīng)過(guò)系統(tǒng)分塊并行解碼和重構(gòu)，得到的結(jié)果如圖8所示。經(jīng)測(cè)試，解碼后圖像與原始圖像幾乎無(wú)失真。

圖5 檢測(cè)模塊輸入和輸出碼流

圖6 FIFO緩存模塊碼流

圖7 解碼模塊8路并行解碼輸出碼流

圖8 原始和解碼重構(gòu)圖像

3 結(jié)語(yǔ)

這里系統(tǒng)設(shè)計(jì)的基于FPGA的圖像分塊解碼實(shí)現(xiàn)方法比傳統(tǒng)的實(shí)現(xiàn)方法在處理速度方面有了很大的提高，特別是在對(duì)連續(xù)圖像、數(shù)據(jù)量非常大的衛(wèi)星圖像進(jìn)行處理時(shí)，效果更好。從仿真結(jié)果知，設(shè)計(jì)系統(tǒng)通過(guò)FPGA實(shí)現(xiàn)了圖像分塊的多路并行解碼，整個(gè)系統(tǒng)的綜合頻率達(dá)到136.766 MHz，采用多幅圖像進(jìn)行測(cè)試，取得了很好的效果。仿真數(shù)據(jù)結(jié)果與通過(guò)C程序在軟件平臺(tái)上對(duì)壓縮碼流進(jìn)行同樣解碼，再將C程序的解碼的碼流和這里系統(tǒng)解碼的碼流進(jìn)行了嚴(yán)格的對(duì)比，完全一致。此硬件系統(tǒng)解碼速度很快，完全滿足系統(tǒng)的準(zhǔn)確性和實(shí)時(shí)性。

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