于國(guó)蘋，王桂海，桑圣鋒

(山東科技大學(xué) 信息學(xué)院，山東 青島 266510)

目前，正弦波信號(hào)發(fā)生器技術(shù)正逐漸成熟，各種直接數(shù)字頻率合成器(DDS)集成電路如AD9850等已得到廣泛應(yīng)用；FPGA方面也已經(jīng)有相關(guān)的DDS設(shè)計(jì)。但DDS專用芯片還很少見。本文介紹了一種工作頻率為25 MHz、可進(jìn)行異步串行通信、頻率相位可調(diào)的 3路正弦波信號(hào)發(fā)生器專用芯片的設(shè)計(jì)方法。

本設(shè)計(jì)采用OR1200處理器作為主控制器，通過Wishbone總線將 3個(gè) DDS模塊、UART控制器模塊、片內(nèi)RAM模塊連接到系統(tǒng)中，構(gòu)建出一個(gè)硬件平臺(tái)；然后對(duì)OR1200進(jìn)行軟件編程，使UART控制器接收專用芯片外部異步串口傳送的數(shù)據(jù)，將這些數(shù)據(jù)進(jìn)行處理后傳送到DDS模塊相應(yīng)寄存器，從而產(chǎn)生特定頻率相位的正弦波信號(hào)；最后將程序固化到片內(nèi)RAM中，在FPGA上實(shí)現(xiàn)多路正弦波信號(hào)發(fā)生器專用芯片的設(shè)計(jì)。

1 理論分析

直接數(shù)字頻率合成技術(shù)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以Nyquist時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成。DDS頻率轉(zhuǎn)換速度快、頻率分辨率高，并在頻率轉(zhuǎn)換時(shí)可保持相位的連續(xù)，因而易于實(shí)現(xiàn)多種調(diào)制功能。DDS是全數(shù)字化技術(shù)，其幅度、相位、頻率均可實(shí)現(xiàn)程控，并可通過更換波形數(shù)據(jù)靈活實(shí)現(xiàn)任意波形。本設(shè)計(jì)實(shí)現(xiàn)頻率相位可控的正弦波輸出。所用DDS IP軟核原理框圖如圖1所示(未給出時(shí)鐘和復(fù)位信號(hào))。

圖1中，ftw_i為頻率控制字，phase_i為相位控制字，ampl_o為正弦波信號(hào)幅度輸出，phase_o為正弦波信號(hào)相位輸出。本設(shè)計(jì)中頻率控制字的位寬為32位，選用的ROM波形數(shù)據(jù)為10×10結(jié)構(gòu)，因此相位控制字的位寬為10位，正弦波幅度輸出位寬也為10位。

圖1 DDS發(fā)生器原理框圖

圖1中第1個(gè)加法器和第1個(gè)單位延時(shí)電路構(gòu)成相位累加器。它在時(shí)鐘的控制下以步長(zhǎng)ftw_i做累加，輸出的N位二進(jìn)制碼與M位相位控制字phase_i相加作為波形ROM的地址。由于在ROM中存取的是1/4周期的正弦波形數(shù)據(jù)，因此，根據(jù)正弦波不同的象限，由相位控制字的2個(gè)最高有效位(MSB)來控制是否對(duì)波形ROM地址進(jìn)行移位或者對(duì)幅度輸出進(jìn)行反相，最終輸出10位的正弦波數(shù)字信號(hào)。

正弦波的輸出頻率fDDS為：

式中，fS為DDS模塊輸入時(shí)鐘頻率。

正弦波的輸出相位φDDS為：

頻率相位值從UART串口輸入，OR1200處理器根據(jù)式(1)和式(2)對(duì)數(shù)據(jù)進(jìn)行處理得出頻率相位控制字，賦給相應(yīng)DDS模塊的頻率相位寄存器，從而輸出特定頻率相位的正弦波信號(hào)[1]。

2 專用芯片硬件設(shè)計(jì)

2.1 專用芯片總體結(jié)構(gòu)設(shè)計(jì)

圖2 正弦波信號(hào)發(fā)生器專用芯片結(jié)構(gòu)框圖

正弦波信號(hào)發(fā)生器專用芯片的結(jié)構(gòu)框圖如圖2所示。Wishbone總線是整個(gè)硬件平臺(tái)的系統(tǒng)總線，OR1200處理器的數(shù)據(jù)BIU(Bus Interface Unit)和指令BIU作為Wishbone總線的主設(shè)備，UART控制器、3個(gè)DDS模塊以及FPGA片上RAM作為Wishbone總線的從設(shè)備，它們通過Wishbone總線連接到系統(tǒng)中。OR1200是整個(gè)硬件平臺(tái)的主控制器，控制該專用芯片配置數(shù)據(jù)的讀入與轉(zhuǎn)換。UART控制器模塊主要實(shí)現(xiàn)該專用芯片與外部異步串口的通信，負(fù)責(zé)讀入配置數(shù)據(jù)。3個(gè)DDS模塊是產(chǎn)生正弦波信號(hào)的核心模塊，根據(jù)頻率控制字和相位控制字產(chǎn)生特定頻率相位的正弦波信號(hào)。FPGA片上RAM作為該專用芯片的片內(nèi)RAM，系統(tǒng)軟件要固化在 RAM中。OR1200處理器、Wishbone總線、UART控制器模塊及片內(nèi)RAM模塊的時(shí)鐘直接連到外部時(shí)鐘源上，3個(gè)DDS模塊的時(shí)鐘由外部時(shí)鐘源通過PLL倍頻得到。本專用芯片為低電平復(fù)位。

2.2 OR1200處理器

OpenRISC1200處理器(簡(jiǎn)稱 OR1200)是 Opencores組織發(fā)布維護(hù)的基于GPL并屬于OpenRISC1000序列的一款RISC處理器。OR1200是32位RISC，它具有哈佛結(jié)構(gòu)、5級(jí)整數(shù)流水線，支持虛擬內(nèi)存(MMU)，帶有基本的DSP功能，并且外部數(shù)據(jù)和地址總線接口符合Wishbone標(biāo)準(zhǔn)[2]。

OR1200通用框架由CPU/DSP核心、直接映射的數(shù)據(jù) Cache、直接映射的指令 Cache、基于 DTLB的 Hash表的數(shù)據(jù)MMU和指令MMU、電源管理單元及接口、Tick定時(shí)器，調(diào)試單元及開發(fā)接口、中斷控制器和中斷接口、指令及數(shù)據(jù)Wishbone主機(jī)接口[3]組成。

2.3 片內(nèi)RAM設(shè)計(jì)

片內(nèi)RAM由Altera公司的EDA工具QuartusII中MegaWizard Plug-In Manager…生成。它為單端口RAM，數(shù)據(jù)總線32位，大小為8 KB。編寫的固化軟件程序編譯鏈接后轉(zhuǎn)換為hex格式，在RAM初始化時(shí)固化到其中。由QuartusII生成的片內(nèi)RAM模塊不具有Wishbone接口，本設(shè)計(jì)為其添加了1個(gè)Wishbone總線接口。

2.4 DDS模塊

DDS模塊也是Opencores上的開源IP軟核，沒有標(biāo)準(zhǔn)的Wishbone接口模塊，本設(shè)計(jì)為DDS模塊添加了1個(gè)Wishbone總線接口。該DDS模塊主要有兩類配置數(shù)據(jù)：頻率控制字和相位控制字。給DDS模塊加入2個(gè)硬件寄存器DDS_FTW和DDS_PHASE，利用這2個(gè)寄存器來控制連接到Wishbone總線接口上的輸出數(shù)據(jù)是頻率控制字還是相位控制字。

2.5 UART控制器模塊

UART控制器模塊是Opencores上符合工業(yè)標(biāo)準(zhǔn)16550A的開源IP核。該IP核的設(shè)計(jì)采用Wishbone總線接口規(guī)范，支持可選擇的32位數(shù)據(jù)模式和8位數(shù)據(jù)模式；使用FIFO操作實(shí)現(xiàn)，寄存器及所實(shí)現(xiàn)的具體功能符合NS16550A標(biāo)準(zhǔn)[4]。在本設(shè)計(jì)中，UART控制器的波特率默認(rèn)值為9 600 b/s，UART控制器模塊用于與專用芯片外部UART串口通信，通過URXD引腳接收外部串口數(shù)據(jù)，通過UTXD向外部串口發(fā)送數(shù)據(jù)。

2.6 Wishbone總線主從設(shè)備分配

Wishbone總線仲裁采用Opencores上開源軟核wb_conmax，為 8×16結(jié)構(gòu)，即在該 Wishbone總線模塊中可以使用8個(gè)主設(shè)備和16個(gè)從設(shè)備[5]。本系統(tǒng)中，OR1200的指令和數(shù)據(jù)單元為Wishbone總線的主設(shè)備；片內(nèi)RAM模塊、URAT控制器模塊以及3個(gè)DDS模塊為Wishbone總線的從設(shè)備。

根據(jù)各子模塊在Wishbone總線上的位置和wb_conmax的邏輯實(shí)現(xiàn)，相應(yīng)從設(shè)備的地址分配如下：

2.7 頂層模塊設(shè)計(jì)

本系統(tǒng)頂層模塊例化各子模塊，采用Wishbone總線接口技術(shù)將各個(gè)子模塊集成在一起，為每個(gè)子模塊分配時(shí)鐘和復(fù)位信號(hào)，實(shí)現(xiàn)硬件平臺(tái)的總體設(shè)計(jì)。設(shè)計(jì)中所用 FPGA開發(fā)板的時(shí)鐘為 50 MHz，OR1200處理器時(shí)鐘為 25 MHz，Wishbone總線時(shí)鐘為 25 MHz，3個(gè) DDS模塊時(shí)鐘為100 MHz。其他模塊的時(shí)鐘都為 25 MHz，設(shè)計(jì)中所用時(shí)鐘都是通過FPGA芯片中的PLL分頻及倍頻實(shí)現(xiàn)的。正弦波專用芯片的時(shí)鐘設(shè)為各模塊時(shí)鐘的最小值(25 MHz)，3個(gè) DDS模塊的 100 MHz時(shí)鐘通過 PLL倍頻實(shí)現(xiàn)。各模塊的復(fù)位信號(hào)由頂層模塊統(tǒng)一分配。

3 專用芯片固化程序設(shè)計(jì)

圖3 正弦波信號(hào)發(fā)生器專用芯片固化程序流程

正弦波信號(hào)發(fā)生器專用芯片的固化程序主要包括UART控制器初始化程序和串口數(shù)據(jù)處理程序兩部分：UART控制器初始化程序初始化UART控制器中的各個(gè)寄存器，使該控制器能夠正常工作。串口數(shù)據(jù)處理程序采用查詢方式接收串口數(shù)據(jù)，將接收到的數(shù)據(jù)賦給相應(yīng)寄存器變量，根據(jù)式(1)和式(2)進(jìn)行計(jì)算，得到3路DDS模塊的頻率控制字和相位控制字，其固化程序流程圖如圖3所示。固化程序首先初始化OR1200處理器的各個(gè)寄存器，然后對(duì)UART控制器進(jìn)行初始化，最后循環(huán)處理串口數(shù)據(jù)。

3.1 UART控制器初始化程序

UART控制器中的寄存器都是8位或16位，通過對(duì)UART控制器的寄存器賦值來初始化UART控制器。上電復(fù)位后UART控制器的初始化工作包括：

(1)清空接收和發(fā)送FIFO。

(2)清零接收和發(fā)送移位寄存器。

(3)關(guān)閉中斷。

(4)設(shè)置 Line控制寄存器為 8個(gè)數(shù)據(jù)位、1個(gè)停止位、無奇偶校驗(yàn)的通信模式。

(5)讀取 Line控制寄存器的值，將其最高位置 1，允許Divisor鎖存器存取；通過設(shè)置Divisor鎖存器的值設(shè)置波特率為9 600 b/s；將LCR賦回原值。

3.2 串口數(shù)據(jù)處理程序

正弦波信號(hào)發(fā)生器專用芯片從外部串口接收到的數(shù)據(jù)分為3類：相位、頻率選擇信號(hào)，相位或頻率值，3路正弦波選擇信號(hào)。固化程序定義了1個(gè)32位的數(shù)據(jù)寄存器變量和1個(gè)8位狀態(tài)寄存器變量。串口數(shù)據(jù)處理程序采用查詢方式接收串口數(shù)據(jù)，接收到的前4個(gè)數(shù)據(jù)進(jìn)行相應(yīng)轉(zhuǎn)換后賦給數(shù)據(jù)寄存器變量，第5個(gè)數(shù)據(jù)放入狀態(tài)寄存器變量中，作為相位信號(hào)、頻率選擇信號(hào)和3路正弦波選擇信號(hào)。若為相位信號(hào)，則將數(shù)據(jù)寄存器變量中的數(shù)據(jù)與0x3ff相“與”，然后根據(jù)式(2)得到相位控制字；若為頻率信號(hào)，則根據(jù)式(1)得到頻率控制字。最后根據(jù)這個(gè)信號(hào)將數(shù)據(jù)寄存器變量中的值送入相應(yīng)的DDS模塊硬件寄存器中(DDS_FTW和DDS_PHASE)。

在FPGA上實(shí)現(xiàn)了一個(gè)多路正弦波信號(hào)發(fā)生器專用芯片的設(shè)計(jì)。本設(shè)計(jì)在友晶公司的DE2-70開發(fā)板上進(jìn)行了驗(yàn)證，使用開發(fā)板上3路10位視頻數(shù)字信號(hào)轉(zhuǎn)模擬信號(hào)的控制芯片ADV7123作為D/A轉(zhuǎn)換芯片，最后得到3路頻率相位可調(diào)的正弦波信號(hào)。該正弦波信號(hào)發(fā)生器專用芯片通過串口控制，而未來的設(shè)計(jì)中可以擴(kuò)展數(shù)字按鍵控制或者觸摸屏控制，不使用外部主控MCU也可以產(chǎn)生特定頻率相位的正弦波信號(hào)。

[1]KUMM M.Direct digital synthesizer IP core.pdf[EB/OL].(2008-12-22).[2009-10-02].http：//www.opencores.org/projects.

[2]徐敏，孫愷，潘峰.開源軟核處理器 OpenRisc的 SOPC設(shè)計(jì)[M].北京：北京航空航天大學(xué)出版社，2008：4-5.

[3]倪繼利，陳曦，李揮.CPU源代碼分析與芯片設(shè)計(jì)及Linux移植[M].北京：電子工業(yè)出版社，2007：64-65.

[4]GORBAN J.UART IP core specification.pdf[EB/OL].(2002-8-11)[2009-10-02].http：//www.opencores.org/projects.

[5]OpenCoresOrganization.Wishbone system-on-chip(SoC)interconnection architecture for portable IP cores.pdf[EB/OL].(2002-09-07)[2009-10-02].http：//www.opencores.org/projects.