(中國西南電子技術研究所，成都610036)

1 引 言

合成孔徑雷達(SAR)已經(jīng)廣泛應用于礦產(chǎn)資源普查、地形測繪、森林覆蓋統(tǒng)計和軍事偵察中。通過SAR可以獲得地面目標的高分辨率二維雷達圖像，在軍事上具有極高的使用價值[1]。SAR回波模擬器主要用于對SAR信號處理系統(tǒng)的功能驗證與測試,而SAR目標回波信號往往是大時帶寬積，因此，要求SAR目標模擬器產(chǎn)生信號必須是寬帶、長持續(xù)時間信號,并且回波信號的出現(xiàn)時間要由外部主觸發(fā)控制。因此,針對硬件平臺就要求具有大數(shù)據(jù)存儲容量和高模擬信號輸出帶寬能力。而普通雷達目標模擬設備因為輸出信號帶寬不夠,或者因為沒有大的數(shù)據(jù)存儲容量導致目標回波信號時延不連續(xù)等原因，不適于產(chǎn)生SAR目標模擬信號[2]。

文獻[1]與文獻[2]都介紹了通過DDR存儲數(shù)字回波數(shù)據(jù)，通過D/A轉換生成模擬回波的方法。但兩個文獻中都使用DDR存儲器，其數(shù)據(jù)讀寫速度不高；同時，從PC機向模擬器傳輸數(shù)字回波數(shù)據(jù)，通過USB接口進行，也存在著數(shù)據(jù)傳輸慢的問題。本文介紹的SAR目標模擬器，PC機通過CPCI總線將數(shù)字回波數(shù)據(jù)高速傳輸?shù)侥繕四M板DDRII存儲器存儲，可輸出150 MHz帶寬以上基帶正交視頻信號，與文獻[1,2]介紹的硬件結構相比，該硬件結構具有更高數(shù)據(jù)吞吐速率特性。因此,該SAR目標模擬器硬件平臺組成和關鍵技術對其它目標信號模擬器的設計也具有一定的借鑒價值。

2 硬件平臺設計方案與關鍵元件介紹

2.1 SAR目標模擬器工作原理

該SAR目標模擬器由終端計算機和硬件平臺兩大部分組成。終端計算機產(chǎn)生目標回波數(shù)據(jù)，通過SAR目標模擬器硬件平臺輸出模擬SAR回波信號。首先在終端計算機顯控界面下手動設置或導入雷達工作參數(shù)，通過仿真產(chǎn)生數(shù)字回波數(shù)據(jù)，并將數(shù)據(jù)以文件形式存儲于計算機。當數(shù)據(jù)產(chǎn)生完成后，由顯控將數(shù)字回波通過CPCI總線加載到硬件平臺高速大容量DDRII存儲器中。硬件平臺根據(jù)顯控指令，讀取對應通道DDRII中存儲的數(shù)據(jù)，將數(shù)據(jù)送到D/A，產(chǎn)生模擬回波信號。本系統(tǒng)支持單通道，或3個通道同時信號輸出，因此可以提供條帶、掃描、聚束SAR多種工作模式下回波模擬。該目標模擬器可以模擬帶寬150 MHz以上、3 s時長的SAR目標回波信號。

圖2 輻射計天線波束與目標交會示意圖Fig.2 Schematic diagram of the intersection of antenna beam and target

圖1 SAR目標模擬器工作原理圖Fig.1 Operating principle of SAR target simulator

2.2 SAR目標模擬器硬件平臺組成

該平臺主要由1片F(xiàn)PGA、六路D/A、3組大容量DDRII SDRAM、CPCI接口芯片PLX9656以及時鐘和電源電路構成，硬件組成框圖如圖2所示。

由圖2可以看出，F(xiàn)PGA為整個硬件平臺核心，硬件平臺工作控制全部由FPGA解析顯控指令實現(xiàn)。

圖2 SAR目標模擬器硬件平臺框圖Fig.2 Block diagram of hardware platform for SAR target simulator

2.3 關鍵器件選擇

2.3.1PLX9656

PLX9656是PLX公司推出的高性能CPCI總線接口芯片，該芯片可提供64/32位CPCI總線接口[3]。

其主要特點如下：

(1)符合PCIV2.2協(xié)議，支持64位、66 MHz時鐘PCI總線；

(2)采用PLX數(shù)據(jù)流水線架構(Data Pipe Architecture)技術，配有DMA引擎、可編程直接主控或者直接從屬數(shù)據(jù)傳輸模式以及PCI信息傳輸功能；

(3)可以由2個局部總線中斷信號LINTi和LINTo生成一個PCI中斷信號INTA；

(4)允許Local端本地總線獨立于PCI時鐘工作；

(5)可直接生成所有控制、地址和數(shù)據(jù)信號以驅動CPCI總線，不需要額外驅動電路；

(6)可通過消息管理系統(tǒng)提供郵箱寄存器和門鈴寄存器[4]。

2.3.2DDRII存儲器

DDRII(Dual Data Rate SDRAM)，其含義就是“第二代雙倍速率SDRAM”[5]。DDR在時鐘上升和下降沿各傳輸一次數(shù)據(jù)，使其數(shù)據(jù)傳輸速率為傳統(tǒng)SDRAM的2倍。而DDRII相對于DDR的最大區(qū)別就是采用4 bit預取，因此其預讀數(shù)據(jù)的能力是DDR的2倍。DDRII依靠控制器提供的差分時鐘(CK和CK#)運行。雙向數(shù)據(jù)選通信號(DQS)與數(shù)據(jù)一同發(fā)送,以便在接收端進行數(shù)據(jù)捕獲[6]。

3 FPGA核心控制模塊設計

FPGA為整個硬件平臺核心，它通過CPCI總線與終端機進行指令和數(shù)據(jù)交換，通過控制DDRII數(shù)據(jù)讀取，控制模擬回波信號輸出。當顯控向硬件平臺寫回波數(shù)據(jù)時，F(xiàn)PGA首先通過CPCI接口芯片9656本地總線接收終端發(fā)出指令，并根據(jù)指令啟動對應通道DDRII存儲控制器，將DDRII存儲控制器轉入寫狀態(tài)，隨后將終端發(fā)出數(shù)字回波數(shù)據(jù)存儲到對應通道DDRII存儲器中。

數(shù)據(jù)傳輸完成后，根據(jù)終端發(fā)出相應通道信號輸出指令，F(xiàn)PGA內DDRII存儲控制器讀取相應通道DDRII存儲器數(shù)據(jù)，并將數(shù)據(jù)送給D/A，經(jīng)數(shù)模變換后輸出兩路正交基帶信號。整個硬件平臺控制全部由FPGA完成，因此FPGA內部集成了3個DDRII控制模塊和1個CPCI接口控制模塊。

3.1 DDRII控制模塊

DDRII控制模塊非常復雜，包括時鐘產(chǎn)生子模塊、延遲控制子模塊、讀寫控制子模塊、物理層子模塊和用戶層子模塊[6]。

圖3 DDRII控制器控制流程圖Fig.3 Control flow chart of DDRII controller

DDRII控制模塊控制相應通道DDRII的數(shù)據(jù)存儲與讀取，為了提高讀寫效率，系統(tǒng)采用突發(fā)讀寫方式進行，突發(fā)讀寫長度設為8，DDRII控制模塊的控制機制如圖3所示。

系統(tǒng)上電時，DDRII控制模塊首先完成對DDRII存儲器初始化，初始化完成后控制器進入空閑等待狀態(tài)。當終端機發(fā)出寫指令時，控制模塊轉入寫數(shù)據(jù)狀態(tài)。由于向DDRII寫數(shù)據(jù)速度比CPCI總線傳輸速度高一個數(shù)量級，因此要在PLX9656與DDRII控制模塊之間放置一個雙口RAM，進行數(shù)據(jù)傳輸緩沖。

當雙口RAM接收終端計算機發(fā)出數(shù)據(jù)并達到緩存半滿狀態(tài)時，F(xiàn)PGA啟動一次DDRII的突發(fā)寫操作，將雙口RAM數(shù)據(jù)寫入DDRII存儲器中。當雙口RAM數(shù)據(jù)讀取完畢時，DDRII控制模塊轉入等待雙口RAM進入下一次緩存半滿，雙口RAM再次半滿時又發(fā)起一次DDRII突發(fā)寫。如此循環(huán)往復，直到終端發(fā)出本次寫數(shù)據(jù)完畢，DDRII控制模塊又轉入空閑等待狀態(tài)，等待終端發(fā)出新指令。

當終端發(fā)出輸出正交基帶信號命令時，DDRII控制模塊首先記錄主控機發(fā)出讀取起始地址與讀取長度，然后發(fā)起一次DDRII突發(fā)讀數(shù)，將DDRII輸出數(shù)據(jù)緩存到雙口RAM中，當雙口RAM寫滿，并且外部主觸發(fā)信號到達時，啟動一次雙口RAM向D/A送數(shù)。當雙口RAM數(shù)據(jù)讀取完畢后，再啟動一次DDRII突發(fā)讀數(shù)，再次寫滿雙口RAM，下一個主觸發(fā)信號到來時，將雙口RAM數(shù)據(jù)又送往D/A。如此循環(huán)往復，重復以上操作。當收到停止讀指令時，控制模塊轉入空閑等待狀態(tài)，停止D/A輸出信號，等待終端計算機發(fā)出新指令。

DDRII控制有嚴格的時序要求，時序上配合稍微失誤就會出現(xiàn)異常數(shù)據(jù)。DDRII讀寫控制與FPGA內雙口RAM的配合也是一個難點。筆者在設計中就遇到過由于DDRII控制器寫數(shù)據(jù)速度過快，超過了CPCI寫雙口RAM速度，導致每個主觸發(fā)輸出回波信號末尾有異常數(shù)據(jù)，通過調整雙口RAM寫半滿信號輸出時間，問題得到解決。建議設計初期多做仿真進行驗證，調試過程中通過ISE自帶工具Chipscope在線邏輯分析儀，采集數(shù)據(jù)來輔助進行時序和功能驗證。

3.2 CPCI接口控制模塊

該模塊一端與PLX9656的本地總線相連，一端與DDRII控制模塊相連,既要擔負總線接口功能，還要擔負解析終端計算機命令功能。該模塊在設計過程中要特別注意隱晦的邏輯錯誤，此處的邏輯錯誤將導致整個SAR目標模擬器硬件平臺的工作異常。該模塊輸出控制信號多，而FPGA中Chipscope在線邏輯分析儀采集深度有限，導致出現(xiàn)故障時無法通過工具判斷定位，因此在設計過程中要特別注意隱晦邏輯錯誤。圖4為CPCI接口流程圖。

圖4 CPCI接口模塊工作流程圖Fig.4 Operating flow chart of CPCI interface module

FPGA上電后首先完成PLX9656初始化，將PLX9656配置為從模式，設置一次CPCI傳輸最大長度為60 Mbyte，DMA為持續(xù)突發(fā)模式。通過與PLX9656本地總線接口，接收終端機發(fā)出指令與數(shù)據(jù)，并進行命令解析。

4 測試結果

由終端機產(chǎn)生數(shù)字目標回波信號，將生成的兩路正交線性調頻信號送入硬件平臺，平臺根據(jù)指令輸出兩路模擬線性調頻信號，通過示波器采集模擬信號，并將采集數(shù)據(jù)導入計算機，在計算機上通過Matlab軟件對采集信號進行脈沖壓縮，波形如圖5所示。從圖中可以看出，其脈壓后的主副旁瓣比達到40 dB以上，因此可以推知模擬正交基帶信號質量非常好，同時判定達到系統(tǒng)設計指標要求。

圖5 脈壓后波形Fig.5 Waveform after pulse compression

5 結 論

本系統(tǒng)僅通過一塊FPGA即實現(xiàn)了對DDRII控制和CPCI數(shù)據(jù)接收，以及控制六支路三通道D/A輸出，該硬件平臺具有極高性價比。該模擬器達到了技術指標，滿足系統(tǒng)使用要求，可直接應用于各種SAR系統(tǒng)調試與功能驗證。未來可以此硬件平臺為基礎，稍作改動并加載相應仿真數(shù)據(jù)，即可作為通信系統(tǒng)和電子戰(zhàn)的模擬仿真平臺，因此具有良好通用性和廣闊的應用前景。

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