(成都理工大學 工程技術學院，四川 樂山 614007)

1 引 言

隨著現(xiàn)代通信技術的發(fā)展以及DSP芯片性價比的提高和廣泛的應用，使得用DSP芯片作為無線通信的硬件平臺，盡可能多地用軟件來實現(xiàn)通信功能，成為現(xiàn)代通信領域發(fā)展的一種趨勢。頻移鍵控(Frequency Shift Key，F(xiàn)SK)調制是用數(shù)字基帶信號來控制高頻載波頻率的變化，調制后的載波信號頻率代表了要傳送的數(shù)字信號。它具有實現(xiàn)起來較容易、抗噪聲與抗衰減的性能較好等優(yōu)點，在無線數(shù)據傳輸中得到了廣泛的應用。

本文介紹了一種基于DSP和2FSK全數(shù)字調制解調方法的無線傳輸平臺。系統(tǒng)設計的目標是以通用的DSP TMS320VC5416為核心，結合簡單的硬件結構，實現(xiàn)低成本的數(shù)據和音頻傳輸系統(tǒng),能夠通過本系統(tǒng)實現(xiàn)傳輸速率為16 kbit/s數(shù)字音頻信號的傳輸和可靠的數(shù)據傳輸。

2 系統(tǒng)整體結構

系統(tǒng)以DSP TMS320VC5416和CPLD EPM570T144C5為控制核心，可以實現(xiàn)數(shù)據的調制解調、數(shù)模轉換、模數(shù)轉換、信號變頻以及信號的收發(fā)。系統(tǒng)結構框圖如圖1所示。

圖1 系統(tǒng)結構框圖Fig.1 System structure diagram

系統(tǒng)中DSP主要完成信號的2FSK調制和解調，并在CPLD的配合下完成對系統(tǒng)中其它模塊的控制。TLV320AIC23實現(xiàn)語音信號的轉換，工作在DSP模式，以8 kHz的速率通過McBSP0、McBSP1實現(xiàn)與DSP之間的數(shù)據交換，而UART串行口實現(xiàn)數(shù)字信號在PC機與DSP之間的通信。

DSP的2FSK載波中心頻率設置在24 kHz，使用低價位的8位模數(shù)轉換器TLC5510和8位數(shù)模轉換器TLC7524以192 kHz的頻率對系統(tǒng)輸入輸出信號進行轉換，并經過混頻器AD835和AD8343的兩次變頻實現(xiàn)頻率變換。AD835以本振97.2 MHz的頻率實現(xiàn)一次變頻，AD8343以本振452.8 MHz的頻率實現(xiàn)二次變頻，進而實現(xiàn)調制載波信號與550 MHz UHF信號之間的變換。

系統(tǒng)所用97.2 MHz和452.8 MHz的本振，由PLL-VCO ADF4360-8和ADF4360-7實現(xiàn)[1]，它們在DSP的控制下可以方便地更改輸出本振頻率。ADF4360共有C寄存器、R寄存器和N寄存器配置寄存器，每個寄存器24位。配置的順序是上電→R寄存器→C寄存器→N寄存器，前后順序不能顛倒，否則ADF4360不能鎖定。ADF4360通過SPI接口完成數(shù)據傳輸，這可以通過DSP的McBSP2實現(xiàn)。在不改變鑒相頻率、控制方式的情況下，只需改變N寄存器內相應數(shù)據即可改變輸出頻率。

以發(fā)射通道作為測試對象，使用頻譜儀測試AD835輸出的一次上變頻信號以及測試AD8343輸出的二次上變頻信號所得頻譜如圖2和圖3所示。

圖2 一次上變頻后信號頻譜Fig.2 The signal spectrum after once up-conversion

圖3 二次上變頻后信號頻譜Fig.3 The signal spectrum after secondary up-conversion

3 系統(tǒng)軟件實現(xiàn)

為了使DSP能夠工作在全速狀態(tài)，DSP系統(tǒng)程序的啟動設計為8位并行自舉加載的方式，系統(tǒng)所有程序固化在Flash SST39VF040中。在自舉加載后，所有程序都被讀取到DSP的DARAM中執(zhí)行，可以使DSP在全速160 MHz的主頻下可靠地運行，增加系統(tǒng)處理能力的實時性。系統(tǒng)的2FSK數(shù)據調制解調速率設計為16 kbit/s，在此使用中心載波頻率Fc=24 kHz,載波F0=16 kHz表示“0”,載波F1=32 kHz表示“1”[2]。系統(tǒng)的AD采樣頻率Fs設置為192 kHz，每個碼元包含12個采樣點。

3.1 CPLD控制接口的定義

由于DSP的控制端口較少，因此使用CPLD作為系統(tǒng)中的“膠合”，實現(xiàn)DSP對系統(tǒng)中其它外圍設備的控制。外圍設備的地址都被分配在DSP的I/O空間，相應的設備端口控制分配如表1所示。

表1 DSP外設的CPLD映射地址Table 1 The CPLD mapping address of DSP peripherals

系統(tǒng)中的兩個PLL-VCO器件共用一個地址，在DSP需要對PLL-VCO進行設置的時候，通過不同的子地址實現(xiàn)區(qū)分。DSP先將數(shù)據以PLL-VCO子地址→ R寄存器→C寄存器→N寄存器的數(shù)據寫入CPLD進行緩存，然后再由CPLD以SPI的方式將緩存數(shù)據寫入到PLL-VCO中。以ADF4360-7輸出452.8 MHz本振的控制為例，R、C、N寄存器配置字分別是0x300191、0x0FF92C、0xE23602,相關DSP程序如下：

ST #0x0000,*AR7

PORTW*AR7,0x0003;端口寫ADF4360-7子地址

ST #0x3001,*AR7；

PORTW *AR7,0x0003; 端口寫ADF4360-7 R寄存器高16位

ST #0x910F,*AR7

PORTW *AR7,0x0003;端口寫ADF4360-7 R寄存器低8位和C寄存器高8位

ST #0xF92C,*AR7

PORTW *AR7,0x0003;端口寫ADF4360-7 C寄存器低16位

ST #0xE236,*AR7

PORTW *AR7,0x0003; 端口寫ADF4360-7 N寄存器高16位

ST #0x0200,*AR7

PORTW *AR7,0x0003; 端口寫ADF4360-7 N寄存器低8位

3.2 2FSK調制算法

2FSK調制采用查表法，可以實現(xiàn)較好的實時性，特別適用于通信載波的生成。在DSP的程序存儲空間,使用Q15定點數(shù)格式在[0,2π]上以2π/N的相位間隔固化N點正弦值，以供查表，在此取N=12。這樣，對于F0和F1的取樣間隔分別為

(1)

使用DSP定時器T0，用來實現(xiàn)對數(shù)據解調DAC輸出速率的控制。這樣，如要實現(xiàn)12 kbit/s的數(shù)據傳輸速率，需要將DSP定時器T0的溢出率設置為192 kHz。

3.3 2FSK解調算法

FSK解調有相干解調和非相干解調[3-4]，相干解調對通信設備要求較高，一般數(shù)字調頻系統(tǒng)都采用非相干解調[5]。在此，采用實時性較高的2FSK信號差分檢波解調算法[6]。算法的基本思想是已調信號和它的π/2的延時信號相乘，然后經過低通濾波，根據濾波結果的符號判斷發(fā)送信號的值，從而實現(xiàn)信號的解調。算法原理如圖4所示。

圖4 2FSK解調算法原理圖Fig.4 Schematic diagram of 2FSK demodulation

信號采樣值S(n)經延時器延遲k個采樣點得到S(n-k)。k要小于每個二進制碼元周期內的采樣點數(shù)，使得S(n)和S(n-k)是屬于同一個二進制碼元的采樣值。S(n)和S(n-k)相乘后的輸出樣值為

V(n)=S(n)S(n-k)=

A2sin(2πFnTs)sin[2πF(n-k)Ts]=

(2)

前面一部分是僅與k有關的常數(shù)，后面一部分是與n有關的高頻分量，可通過對稱系數(shù)低通濾波器h(n)來濾除。低通濾波器h(n)的截止頻率設為12 kHz，對稱系數(shù)經Matlab計算求得：h0=0.000 184 97，h1=0.263 16，h2=0.192 72，h3=0.220 79。通過該低通濾波器后得到：

(3)

k的選擇是設計解調器的關鍵，應使差值：

d(k)=cos(2πF0kTs)-cos(2πF1kTs)

(4)

最大，以利于正確區(qū)分兩種頻率，降低判決的誤碼率。根據實際的測試得到，當k=2時，可以得到較好的區(qū)分度。經過低通濾波后的數(shù)據U(n)經過判決算法后，可以得到最終所要的解調數(shù)據Y(n)。

系統(tǒng)12個采樣數(shù)據表示一個碼元，當判決算法連續(xù)判決12個采樣數(shù)據(一個碼元包含的采樣點)滿足預設閾值之后，確定一個碼元的狀態(tài)。假設如下判決算法中用到的變量：LPFOUT→濾波器輸出，DATA-THD→幅度判決的閾值，DEC-DATA-CURR→當前采樣點判決值，DEC-DATA-BE→前一次采樣點判決值，DEC-NUM→判決用計數(shù)器，DEC-NUM-X→周期計數(shù)器。判決算法流程圖如圖5所示。

4 實驗測試結果

發(fā)射端以F0=16 kHz與F1=32 kHz調制二進制數(shù)據“10001011011”，并經過DAC及兩次上變頻發(fā)射出去。接收端將接收到的信號兩次下變頻及模數(shù)轉換后，DSP將采集數(shù)據讀進來進行解調。為了便于分析，將數(shù)據預先存儲起來，使用2FSK解調算法，對采集數(shù)據進行解調。2FSK解調過程中，關鍵步驟處理的結果在CCS 2.2下的分析如圖6所示。

圖5 2FSK解調算法程序流程圖Fig.5 2FSK demodulation flow chart

圖6 2FSK解調算法實驗結果Fig.6 The experimental results of 2FSK demodulation

圖6包含了采集的調制原始數(shù)據S(n)、延時相乘后的數(shù)據S(n-k)、經過低通濾波后的數(shù)據U(n)和解調之后的數(shù)據Y(n)。由圖6可以看到，原始的調制數(shù)據“10001011011”經過解調程序后，可以準確地將原來的數(shù)據解調出來。2FSK的解調算法使用匯編語言編寫，基本做到了程序設計的最優(yōu)化。經實際測算，解調程序每個碼元的解調時間為481個CPU時鐘周期。當DSP工作在全速160 MHz的CPU時鐘頻率下時，解調一個二進制碼元的時間為3 μs，完全可以滿足系統(tǒng)16 kbit/s的數(shù)據傳輸速率，系統(tǒng)具有較高的實時性。

5 系統(tǒng)主控電路板設計注意事項

主控板主要包括DSP、CPLD、音頻編解碼電路、ADC電路、DAC電路以及與外部連接的接口。主控板使用兩層板設計，進一步降低系統(tǒng)的整體成本。在電路板設計調試過程中需要注意以下幾點：

(1)以網狀線路對電路板不同部分供電。并確認DSP核心供電電壓為1.6 V，否則，DSP將不能工作在160 MHz全速狀態(tài)；

(2)以減小信號回路面積為原則，模擬部分的電路中的電源線、地線以及模擬信號線，與數(shù)字部分線路不發(fā)生交叉，最好能夠將各模擬部分的線路以各自線路獨立布線，特別是ADC與DAC的電路；

(3)在焊接調試的時候，一定要步步為營，焊接并調試好一部分后，再進行下一步；

(4)焊接調試步驟：電源電路→DSP電路→CPLD電路→ADC電路→DAC電路→其它電路。系統(tǒng)主控電路板如圖7所示。

圖7 系統(tǒng)主控電路板Fig.7 System main control circuit board

6 結束語

經過實際測試，系統(tǒng)工作穩(wěn)定，數(shù)據傳輸及語音傳輸實現(xiàn)了預期目標。系統(tǒng)的硬件電路設計簡潔，可靠性和靈活性高。對所選DSP來講，系統(tǒng)中所用到的FSK調制解調算法，運算量不大，實現(xiàn)了實時的數(shù)據傳輸。

系統(tǒng)實現(xiàn)的2FSK的調制解調算法，可以應用在電力載波通信以及鐵路信號檢測等領域。以此平臺為基礎，經過改進、程序移植可以應用在單兵無線通信、衛(wèi)星通信等領域，具有較高的實踐應用意義。

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