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        基于FPGA的高速誤碼插入技術(shù)分析

        2010-09-26 01:59:58程翰林
        無線電工程 2010年10期
        關(guān)鍵詞:誤碼均勻分布高斯分布

        程翰林

        (桂林電子科技大學(xué)信息與通信學(xué)院,廣西桂林541004)

        0 引言

        數(shù)字傳輸損傷是指信號在數(shù)字端到端傳輸過程中產(chǎn)生的差異。誤碼是其中的一種重要損傷,對數(shù)字網(wǎng)的業(yè)務(wù)質(zhì)量和網(wǎng)絡(luò)工作性能都會產(chǎn)生很大影響。誤碼損傷模擬單元是數(shù)字網(wǎng)傳輸損傷模擬系統(tǒng)中的關(guān)鍵一環(huán),用以在室內(nèi)評測通信網(wǎng)對誤碼損傷的承受能力,測試各個通信設(shè)備的技術(shù)指標(biāo)和工作情況,盡早發(fā)現(xiàn)和解決問題。

        隨機(jī)誤碼插入技術(shù)是數(shù)字網(wǎng)傳輸損傷模擬系統(tǒng)中的關(guān)鍵技術(shù)之一,可通過硬件或軟件方法得以實現(xiàn)。隨著電子技術(shù)的迅猛發(fā)展,現(xiàn)場可編程門陣列(FPGA)以其強(qiáng)邏輯功能和高集成度等特點,在各種通信系統(tǒng)中得到了廣泛應(yīng)用。基于FPGA的硬件實現(xiàn)誤碼插入的設(shè)計方案較軟件而言具有復(fù)雜性低、精度高和快速靈活可移植等優(yōu)點。

        1 誤碼損傷模擬中存在的問題

        近年來,通信技術(shù)的發(fā)展日新月異,工作頻率更高、信號處理速度更快成為通信系統(tǒng)的發(fā)展方向。為了適應(yīng)高速通信系統(tǒng)的測試環(huán)境,就需要處理速度更快的數(shù)字信道誤碼損傷模擬產(chǎn)品,模擬高速信號在信道中的誤碼損傷。國內(nèi)產(chǎn)品其信號處理速度不夠理想,很難跟上現(xiàn)代通信系統(tǒng)的發(fā)展。國外某些產(chǎn)品雖然能達(dá)到很高的處理速度,但其價格昂貴,而且很多功能根本用不到。因此需要研制基于FPGA的能工作在1 Gbps以上的誤碼損傷模擬設(shè)備,同時應(yīng)具備模擬高斯噪聲下的誤碼特性,并能對誤碼率在5×10-3~1×10-10范圍分檔控制的功能。

        2 誤碼插入技術(shù)

        按照常規(guī)的方法,在一個時鐘周期只能對輸入數(shù)據(jù)流的一位插入誤碼,如圖1所示,想要對高速碼流進(jìn)行誤碼插入操作,只能通過提高時鐘頻率得以實現(xiàn)。

        圖1 隨機(jī)誤碼插入原理圖

        一方面,時鐘頻率過高會大大降低電路可靠性,如果打算運(yùn)行在千兆赫茲時鐘頻率下,當(dāng)信號速率高達(dá)上GHz時,每比特的寬度要小于1 ns。若門陣列時延、傳輸線時延以及各種運(yùn)算時延疊加在一起,使總傳輸時延超過時鐘周期,就會影響運(yùn)算結(jié)果,產(chǎn)生錯誤的誤碼圖案。另一方面,時鐘頻率的提高會使功耗明顯增加。因此,由FPGA構(gòu)成的誤碼損傷模擬單元不可能只靠提高時鐘頻率達(dá)到Gbps的工作速度。

        這就需要對傳統(tǒng)的方案進(jìn)行改進(jìn),采用并行方式,在一個時鐘周期內(nèi),同時對輸入數(shù)據(jù)流的多位進(jìn)行并行加誤碼處理,如圖2所示。采用這種方案,可以將工作時鐘頻率降低到串行處理時的1/8,也就是說要達(dá)到1 GHz的處理速度,只需125 MHz的時鐘驅(qū)動即可。

        圖2 8路并行高速誤碼插入原理圖

        特別注意的是系統(tǒng)的誤碼圖案應(yīng)保持不變,這樣才能使等效性得到保障。在圖2中可以看到,輸入的無誤碼數(shù)據(jù)流經(jīng)過串并變換分為8路,同時利用偽隨機(jī)序列自身特性,在每個時鐘脈沖產(chǎn)生8路相互關(guān)聯(lián)的低速偽隨機(jī)碼,經(jīng)過后續(xù)處理形成誤碼圖案,對變換后的各路輸入碼流分別進(jìn)行誤碼插入處理,最后再通過并串變換合成一路數(shù)據(jù)流輸出。比較圖2和圖1不難發(fā)現(xiàn),保證等效性的關(guān)鍵在于保證在一個時刻下并行8路產(chǎn)生的均勻分布隨機(jī)數(shù)和在8個連續(xù)時刻下原始1路產(chǎn)生的均勻分布隨機(jī)數(shù)的數(shù)值完全相同。

        3 高速誤碼插入實現(xiàn)

        信號在信道中傳輸產(chǎn)生誤碼損傷,通常用誤碼分布和誤碼率2個特征來描述。因此,誤碼插入就必須解決誤碼分布的產(chǎn)生和誤碼數(shù)量的控制問題。按照上述討論的方案,由隨機(jī)數(shù)發(fā)生器根據(jù)要模擬的誤碼特性產(chǎn)生某種分布的隨機(jī)數(shù)序列,以解決誤碼分布的問題,待分布確定后,通過相應(yīng)的閥值即可實現(xiàn)對誤碼數(shù)量的控制。

        3.1 隨機(jī)數(shù)的產(chǎn)生

        由硬件或軟件的方法產(chǎn)生的隨機(jī)數(shù)都不是絕對的隨機(jī)數(shù),而是相對的,稱為“偽隨機(jī)數(shù)”。在FPGA內(nèi)利用線性反饋移位寄存器(LFSR)結(jié)構(gòu)實現(xiàn)偽隨機(jī)數(shù)發(fā)生器的方法,所產(chǎn)生的偽隨機(jī)序列周期長,隨機(jī)特性好,而且結(jié)構(gòu)簡單,易于實現(xiàn)。

        產(chǎn)生具有誤碼分布特性的隨機(jī)數(shù)有多種方法,其中便于FPGA實現(xiàn)的是利用LFSR產(chǎn)生均勻分布隨機(jī)數(shù)序列,隨后將其通過某種變換獲得特定分布的隨機(jī)數(shù)序列。

        3.1.1 均勻隨機(jī)數(shù)生成

        圖3是m級LFSR的電路結(jié)構(gòu)(這里采用m=31反饋系數(shù)20000000011(八進(jìn)制)的邏輯結(jié)構(gòu))。

        圖3 m=31的一種反饋邏輯結(jié)構(gòu)

        其中fi為反饋系數(shù),值為1表示參與反饋,為0則表示反饋線斷開。⊕表示模二加運(yùn)算。顯然,LFSR的輸出序列是有周期性的。因為一旦m個寄存器上出現(xiàn)了以前經(jīng)歷過的狀態(tài),則以后的狀態(tài)將周而復(fù)始。LFSR的周期 r≤2m-1。LFSR的周期只與反饋系數(shù)有關(guān),選取特定的反饋系數(shù)可使周期達(dá)到最大值2m-1,這時LFSR所產(chǎn)生的偽隨機(jī)序列稱為最長線性移位寄存器序列(或稱m序列)。隨著m的增大,LFSR消耗的FPGA內(nèi)部邏輯資源量呈線性增加,而LFSR輸出序列的周期卻呈指數(shù)增長,這一點對實際應(yīng)用來說是十分有利的。

        用此結(jié)構(gòu)串行輸出可產(chǎn)生周期為231-1的偽隨機(jī)序列A0,A1,A2…,如果把31個移位寄存器同時作為輸出,則產(chǎn)生一個31位的在1~2 147 483 647之間的偽隨機(jī)數(shù)。

        根據(jù)移位寄存器的邏輯關(guān)系可知:

        于是便可根據(jù)后續(xù)碼元與前面碼元的這些關(guān)系設(shè)計出電路,即可得到并行輸出多路隨機(jī)數(shù)的等效電路。在系統(tǒng)初始化時對寄存器付初值A(chǔ)0~A30,然后根據(jù)邏輯關(guān)系得出 A31~A38,最后重新組合 A0~A38,把 A0~ A30,A1~A31,…,A7~ A37作為 8路的偽隨機(jī)數(shù)并行輸出,而A8~A38則送回組合邏輯去產(chǎn)生下一時刻的數(shù)據(jù),如圖4所示,以此循環(huán)下去即可產(chǎn)生等效的8路相關(guān)聯(lián)的均勻偽隨機(jī)數(shù)。

        圖4 并行多路偽隨機(jī)數(shù)產(chǎn)生過程

        3.1.2 高斯隨機(jī)數(shù)生成

        這里希望模擬高斯白噪聲下的誤碼特性,因此需要構(gòu)造高斯分布的隨機(jī)數(shù)序列,可由均勻分布的隨機(jī)數(shù)來產(chǎn)生。

        高斯分布隨機(jī)數(shù)如果精度不夠,不能有效模擬高斯噪聲環(huán)境;而精度過高又會消耗大量資源,況且本系統(tǒng)對誤碼的模擬當(dāng)中本身存在近似處理,因此對高斯分布的精度要求并不高。這里采用折中處理,選擇近似抽樣中基于中心極限定理的硬件實現(xiàn),方法簡單且精度適中,可用來產(chǎn)生高斯分布隨機(jī)數(shù)。根據(jù)中心極限定理,多個相互獨立的均勻分布之和服從高斯分布。這里采用20路均勻分布數(shù)之和來產(chǎn)生服從高斯分布的定點數(shù)據(jù)。設(shè)計時,將20路均勻分布隨機(jī)數(shù)發(fā)生器賦予不同的初值,可以保證各路數(shù)據(jù)的相互獨立性。

        3.2 產(chǎn)生誤碼圖案

        誤碼分布確定后,接下來需要解決誤碼數(shù)量的控制問題,即根據(jù)需要的誤碼率計算出相應(yīng)的閥值TH。誤碼率Pe、誤碼分布的概率密度函數(shù) f(x)以及閾值TH的關(guān)系滿足式(1)。由式(1)可以計算出閾值TH:

        當(dāng)某個指定的誤碼率所對應(yīng)的閥值確定后,8路均采用相同的閥值參與運(yùn)算,將之前產(chǎn)生的各路隨機(jī)數(shù)R分別與閾值TH做比較,若R>TH,則輸出1,否則輸出0,從而由0、1組成了各路誤碼圖案數(shù)據(jù)流。由于之前隨機(jī)數(shù)產(chǎn)生電路保證了等效性,使得此時的誤碼圖案與常規(guī)串行處理時保持不變。

        將各路誤碼圖案數(shù)據(jù)流分別與各自輸入數(shù)據(jù)流按位做模二和運(yùn)算,便完成了各路隨機(jī)誤碼插入。最后經(jīng)過并串變換,組合成一路輸出誤碼數(shù)據(jù)流。

        4 性能測試

        將設(shè)備與高速誤碼儀相連,搭建測試環(huán)境。誤碼損傷模擬單元可提供5×10-3~1×10-10可調(diào)的8種隨機(jī)誤比特率模式,設(shè)備的主控板通過RS232接口與配置計算機(jī)相連,接收配置計算機(jī)發(fā)送的信道仿真參數(shù)及其他控制命令。測試時利用配置計算機(jī)提供的用戶界面,輸入誤比特率等參數(shù),完成模擬器仿真參數(shù)配置。誤碼儀提供1 Gbps的高速碼流作為輸入信號,FPGA根據(jù)接收到的設(shè)置參數(shù)進(jìn)行隨機(jī)誤碼插入處理,并將處理后的碼流送回誤碼儀中進(jìn)行測試,在誤碼儀中顯示測試報告。設(shè)備工作正常,測試結(jié)果如表1所示。

        表1 誤碼測試結(jié)果

        5 測試結(jié)果分析

        由以上測試結(jié)果可知,所設(shè)計的誤碼損傷模擬單元達(dá)到了工程上要求的功能目標(biāo)和性能指標(biāo)。該設(shè)計無論從處理速度還是誤碼率的控制上都達(dá)到了實用要求,可用于系統(tǒng)聯(lián)調(diào)中模擬誤碼損傷環(huán)境,測試通信網(wǎng)中設(shè)備在各種誤碼環(huán)境中的工作情況,以發(fā)現(xiàn)問題和不足。

        該設(shè)計在閥值計算時應(yīng)用了Matlab軟件,以提高精度,計算的 TH閥值直接寫入了代碼中。采用了Altera公司的StratixII系列芯片,此單元消耗了總資源的2%,留下了充足的資源做其他功能的擴(kuò)展之用。以8路并行處理方式,實現(xiàn)了處理1 Gbps的碼流。如需處理更高速率的碼流,可通過擴(kuò)展更多路數(shù)實現(xiàn),但同時需要消耗FPGA更多的資源。該設(shè)計可擴(kuò)展性好,可以非常方便地在FPGA中實現(xiàn),對類似的并行處理電路也有一定的借鑒意義。

        6 結(jié)束語

        在分析數(shù)字信道傳輸損傷模擬中誤碼插入速度和效率等問題的基礎(chǔ)上,用多路并行處理的方法成功地解決了傳統(tǒng)方式在速度上的局限性,測試結(jié)果達(dá)到了指標(biāo)要求。該設(shè)計在保證等效性的前提下,可靠易行,靈活可移植,有效提高了誤碼插入效率,為數(shù)字傳輸損傷模擬中高速插入隨機(jī)誤碼提供了一種可行方案。

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